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Verilog
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CD4532 8-3线优先编码器以及应用
CD4532 8-3线优先编码器以及应用目标一片CD4532构成8-3线编码器两片CD4532串行构成16-4线译码器一.一片CD45232设计思路采用逻辑电路的行为级建模,参考CD4532的功能表,运用always,casex,else if语句实现CD4532的功能。代码实现设计模块//filename:CD4532.vmodule CD4532(EI,I,Y,GS,EO);input EI;input [7:0] I;output reg [2:0] Y;output原创 2020-05-27 13:37:17 · 19677 阅读 · 1 评论 -
Verilog——串行四位加法器和超前四位加法器74HC283
Verilog——四位加法器74HC283设计思路实现过程一位全加器原理代码实现设计模块测试模块仿真结果四位全加器74HC283原理设计思路先设计出一位全加器,再根据分层次分模块设计出四位加法器。原理图如下:实现过程一位全加器原理根据全加器真值表进行行为级建模。 真值表如下图所示:代码实现设计模块module full_adder(input A,B,Ci,output reg S,Co);always@(*)begin case({A,B,Ci}) 3'b000:beg原创 2020-06-04 18:28:12 · 25711 阅读 · 0 评论 -
verilog——74HC85四位数值比较器并扩展为16位数值比较器
verilog——74HC85四位数值比较器并扩展为16位数值比较器74HC85的仿真设计思路根据数据比较的原理写出真值表,如下图代码设计模块原创 2020-06-04 12:29:49 · 16658 阅读 · 3 评论 -
Verilog——74HC151八选一数据选择器并扩展为16选1数据选择器
Verilog——74HC151八选一数据选择器并扩展为16选1数据选择器74HC151的仿真设计思路采用行为级建模,根据74HC151译码器的功能表编程即可。代码实现设计模块//filename:_74HC151vmodule _74HC151(input E,input [2:0] S,input [7:0] D,output reg Y,output Y1); //定义输入输出变量always@(*)begin if(E) Y=0; else be原创 2020-06-03 16:49:03 · 34721 阅读 · 2 评论 -
verilog——74HC4511七段显示译码器
Verilog——74HC4511七段译码器74HC4511的仿真设计思路采用行为级建模,根据74HC4511的功能表编程即可。代码实现设计模块//filename:74HC4511.vmodule _74HC4511(input LE,BL,LT,input [3:0] D,output reg [6:0] L); //输入输出wire [2:0] E; assign E={LE,BL,LT}; //中间变量用于后续的控制端优先级判断always@(*)begin原创 2020-06-03 12:41:47 · 19299 阅读 · 0 评论 -
verilog——74X138译码器及其应用
Verilog——74X138仿真并用74X139和74X138构成5线-32线译码器74X138的仿真原创 2020-05-28 21:48:23 · 11722 阅读 · 0 评论 -
Verilog——篮球24S计时器
篮球24S计时器设计要求层次化设计准备工作设计要求(1)具有显示24秒计时功能;(2)系统设置外部操作开关,控制计时器的直接清零,启动(重置为24)和暂停/继续功能;(3)计时器为24秒递减计时,其计时间隔为1秒;(4)计时器递减计时到零时,数码显示器不能灭灯,同时发出光电报警信号。层次化设计准备工作...原创 2020-06-17 20:22:44 · 8864 阅读 · 5 评论 -
Verilog应用——24秒篮球计数器
Verilog应用——24秒篮球计数器设计思路变模计数器思路代码实现设计模块测试模块仿真结果显示思路代码显示设计模块测试模块仿真设计思路 需要一个模3计数器和模10计数器,这里需要设计一个可变模数的计数器,并对两个计数器进行级联。显示模块则采用最常用的七段显示器,这里需要注意的是,当十位数为0时,应该令显示器熄灭,合理控制计数器控制端即可。变模计数器思路采用行为级建模。代码实现设计模块//filename:_24count.vmodule varmodcnt(CP,CLR,EN,Q原创 2020-06-14 17:54:27 · 4786 阅读 · 1 评论 -
Verilog——74LVC161计数器
Verilog——74LVC161计数器设计思路代码实现设计模块测试模块仿真结果设计思路根据功能表进行行为级建模,如下:代码实现设计模块//filename:_74LVC161.vmodule _74LVC161(input CR,PE,CEP,CET,CP,input [3:0] D,output reg [3:0] Q,output reg TC);/*参数说明:输入: CR位置零输入端,PE为预置,CEP,CET为控制信号,CP为时钟信号,D为预置信号 输出: Q为输原创 2020-06-07 17:55:11 · 10096 阅读 · 2 评论 -
Verilog——74HC194多功能双向移位寄存器
Verilog——74HC194多功能双向移位寄存器设计思路代码实现设计模块测试模块仿真结果设计思路根据74HC194的功能表进行行为级建模,如下图:代码实现设计模块//filename:74HC194.vmodule _74HC194(input CR,CP,DSR,DSL,input [1:0] S,input [3:0] D,output reg [3:0] Q);/*端口说明:输入:CR为异步置零端,CP为时钟信号,DSR为右移串行数据输入端,DSL为左移串行数据输入端,原创 2020-06-07 17:34:27 · 15179 阅读 · 0 评论