modelsim仿真遇到的一些问题

modelsim单独仿真

1.新建library，library命名没有要求，例如text
2.新建工程 project name 没有要求，但是弹出的信息框的default library name必须是新建的library的名称（text）
3.主程序：File>>new>>souce>>verilog编写主程序
设计的主程序的module名称必须和保存的文件名相同，保存为.v文件
4.测试程序：新建过程相同，文件名称任意，保存为.vt文件
5.在projject中右键点击空白处添加existing file在工程，将编写好的.v以及.vt文件添加到工程中
6.随便点击一个全部编译，成功后simulate>>start simulate
7.库文件里面会有.v的module文件以及.vt module的文件名
右键.vt module的文件名simulate
8.出现文件树状图，add to>>wave>>allitems in region
9.run

出现design error的原因是module的名称与保存名称不一样