verilog中，数组越界赋值了会怎么样？

reg[15:0] value[7:0];
如果在赋值的时候， 使用 value[8] = data;
value[15] = data;
这样的越界的赋值，会有什么样的后果？

来测试一下：

`timescale 1ns / 1ps
//
// Company: 
// Engineer: 
// 
// Create Date: 2021/11/15 13:40:04
// Design Name: 
// Module Name: test
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//


module test();
reg [3:0] data_sp;
reg [15:0] ad_value[7:0];
reg [15:0] ad_value_data;

reg clock;
initial begin
clock = 0;
data_sp = 4'b0;
ad_value_data = 16'd11;

ad_value[4'd0] = 16'd12;
#10
ad_value[4'd1] = 16'd5;
#10
ad_value[4'd10] = 16'd6;
#10
repeat(30) #10
  begin
    clock <= ~clock;
  end
$stop;
end

always@(posedge clock) begin
    ad_value[data_sp] <= ad_value_data;
    ad_value_data <= ad_value_data + 16'b1;
    data_sp <= data_sp + 4'b1;
end

endmodule

vivado下测试：

越界后就不负值了。

如果这里改成

结果就不太一样了