Verilog 7人投票表决器

7人投票表决，当票数大于等于4（即半数以上），输出1表示通过，否则输出0表示未通过。

方法一：

module vote_7(
input clk,
input[6:0] in,
output out
    );
    wire[2:0] vote_count;
    assign vote_count = in[0] + in[1] + in[2] + in[3] + in[4] + in