【模拟集成电路】锁相环（phase-locked loops，PLL）设计_振荡器基础

1. 前言

  未来将会不定时更新PLL相关的文章，主要目的是作为个人的学习笔记，关于锁相环的基础，可以参考《模拟CMOS集成电路设计_Behzad Razavi》后面几章的内容，下面的文章主要参考书籍是的英文书籍《DESIGN OF CMOS PHASE‑LOCKED LOOPS_Behzad Razavi》,个人认为本书是一本很好的教材。

2.判断振荡的三种方法

  ① 断开环路，求解H(s)查看极点个数，是否可能满足-180的相移（几级）
  ② 类比理想摆的例子，在初始条件下释放闭环电路，确定振荡的设计参数。初始条件可以通过注入回路内节点的电流脉冲或简单地假设电容器上的有限电压来创建。（观察电路中有无负阻等结构为电路充能）（正负反馈）
  ③ 在环路中计算任意一点的阻抗，阻抗趋于无穷大是震荡的必要条件。（阻抗计算）
  Neglect all capacitances and channel-length modulation

3.启动条件设定

如果反馈回路置于震荡边缘，即H(jw)=-1,若PVT特性波动，导致环路增益下降，则震荡无法保持；另一方面，如果震荡幅度过大，电路进入到大信号的非线性放大阶段，环路增益也将小于1，违反启动条件。
由于PVT变化和非线性引起的增益下降，通常设计振荡器为

3 CS Amplify + Delay line振荡周期计算（两种方法）

（1）传输函数计算

  如图（b）将虚线框看作H(s)

  令$|H(j{\omega }_0)|=1and\angle H(j{\omega }_0)=180°$得到

（2）闭环阻抗计算

  如图（c）,$V_G=V_{X}exp(-s\Delta T)$ ，$i_{DS}=g_m{V}_{X}exp(-s\Delta T))$，由KCL得到

  化简得到

  得到启动条件

  为了更直观的定性分析，考虑$R_D=\infty$，则上式可以化为

  可以得到，$V_X/I_X=-1/g_m，at.s=j{\omega }_0$，括M1和$\Delta T$的回路呈现负电阻，抵消了RD引起的能量损耗
  满足式（1.1）后，需要重新检查节点阻抗，通过计算发现，在震荡频率w0处，阻抗Z为实数和复数，并且该阻抗抵消RD后会残余负分量，该分量允许震荡幅度增长。

4 环振分析（两种方法）

5 LC振荡器相关

（1）LC谐振的幅频/相频特性

  对于理想的LC谐振腔，其幅频和相频特性如下图所示

  但是由于电感或电容的有限Q值，实际相频和幅频特性曲线如下图所示，谐振点阻抗仅上升为有限的Rp，在谐振点附近相位逐渐变化，而不是突变

  重要结论：随着谐振腔的损耗降低，|Z1|和∠ Z1表现出更尖锐的变化。

（2）LC谐振中Rp的影响

  下面讨论，增大Rp，保持LC不变的相频特性曲线变化，阻抗Z1可以表示为

  相位特性

  要确定的斜率 ∠Z 取决于Rp

（3）品质因数的定义

（4）三级环振振荡频率和启动条件

（5）交叉耦合振荡器

（6）交叉耦合振荡完全切换的条件

（7）单端口网络理解交叉耦合振荡器

负阻产生电路1

往期链接链接：

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  锁相环（phase-locked loops，PLL）设计_抖动和相位噪声    链接：【模拟集成电路】锁相环（phase-locked loops，PLL）设计_抖动和相位噪声