锁相环(PLL: Phase-locked loop)

        锁相环(PLL: Phase-locked loop)是一种利用反馈控制原理实现的频率及相位的同步技术，利用外部输入的参考信号控制环路内部振荡信号的频率和相位，实现输出信号频率对输入信号频率的自动跟踪，一般用于闭环跟踪电路。当参考时钟的频率或相位发生改变时，锁相环会检测到这种变化，并且通过其内部的反馈系统来调节输出频率，直到两者重新同步，这种同步又称为“锁相”。PLL在各类控制器和时钟芯片中特别常见，是硬件设计和嵌入式设计必须了解的。

1、PLL组成

        如下图所示，锁相环通常由鉴相器（FPD，Frequency Phase Detector）、滤波器（LF，Loop Filter）和压控振荡器（VCO，Voltage Controlled Oscillator）3部分组成前向通路，由VCO分频器组成频率相位的反馈通路。

注：图中的分频器/R，常规定义中没有，但是实际PLL中非常常见。

        鉴频鉴相器FPD：

        对输入的参考信号和反馈回路的信号进行频率和相位的比较，输出一个代表两者差异的信号至低通滤波器。VCO的输出信号经过分频和参考时钟经过分频的信号，理论上两者的频率和相位在一定误差范围内应该是一致的，鉴频鉴相器的作用就是对这两者的频率和相位进行比较，从而根据两者的正负偏移情况产生控制电压。（通常鉴频鉴相都是一起的，所以通常就叫鉴相器了）

        低通滤波器：

        低通滤波器的作用是将输入信号中的高频成分滤除，保留直流部分送至压控振荡器（压控端如果串进其他干扰信号有可能会叠加在VCO的输出上）。

        压控振荡器(VCO)：

        压控振荡器就是输出频率在一定范围内可以通过调节压控端的电压的振荡器，可以类比压控晶振理解。

        如：一个3.3V的压控晶振中心频率为100MHz，可调范围为±200ppm（百万分之一），调节电压范围为0-3V（正斜率）。也就是说在当前晶振中心频率的±200Hz范围内，可以通过给压控晶振的压控端电压来调节输出频率，给1.5V时不调节，超过1.5V时向上调节，低于1.5V向下调节。压控振荡器也类似这种原理，只不过输出频率可调范围大（很多都超过100MHz）、调节精度高。

        反馈回路 ：

        其实也就是产生调节压控振荡器所需要的控制电压的回路。通常压控振荡器的输出信号的频率大于参考信号的频率，因此需在此加入分频器以降低频率。

2、PLL应用实例

        如下图为一个PLL的应用案例，输入参考时钟为100MHz（认为是准确的时钟频率），期望输出时钟为3000MHz，则将输入分频值设置成10，输出分频值设置成300。由于参考时钟是准确的时钟，则分频后的时钟也是准确的时钟10MHz；而VCO的存在一定的调节范围，假设为2900-3100MHz，起始的输出频率假设2970MHz，则经过分频后为9.9MHz；两个给到鉴相器的频率因为存在误差，则会给VCO的压控端调整一个输出电压，使得VCO的输出频率慢慢趋近3000MHz;

        对于鉴相也一样，一般PLL会有默认的或者可配置的相位误差(phase error  window size)和一个可配置的计数器（count）。假定相位误差（一般鉴相器的鉴相频率不超过100MHz，跟这个也有关系，FPD频率太高周期太短，鉴相器的精度就不满足要求了）为3ns，count设置成65536次；也就是表示两个时钟的相位误差必须连续65536次小于3ns，如果不满足则需要调节压控端。

3、PLL分类

        按照实现技术，可以分为模拟锁相环(Analog PLL)和数字锁相环(Digital PLL)。

        按照反馈回路，可以分为整数倍分频锁相环(Integer-N PLL)和分数倍分频锁相环(Fractional-N PLL)。

        按照鉴频鉴相器的实现方式，可以分为电荷泵锁相环(Charge-Pump PLL)和非电荷泵锁相环。

        按照环路的带宽，它可以分为宽带锁相环(Wide band loop PLL)和窄带锁相环(Narrow band loop PLL)。