学习记录——Verilog

本文记录了学习Verilog过程中的一些关键知识点,包括计数器清零、上升沿检测、信号延时、双端口RAM的使用以及ISE与ModelSim联合编译仿真的操作。还强调了在FPGA设计中,如何理解和应用双端口RAM的时钟控制、IP核配置以及代码编写规范。

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1、计数清零——先清零再计数

在这里插入图片描述

2、获取某信号上升沿、下降沿信号

//neg_tx_flag,tx_flag上升沿,下降沿信号
reg [2:0]	tx_flag_delay;
always @(posedge clk or negedge rst_n) begin 
	if(~rst_n) begin
		tx_flag_delay <= 0;
	end else begin
		tx_flag_delay <= {
   tx_flag_delay[1:0],tx_flag};
	end
end
wire pos_tx_flag = tx_flag_delay[1]&&(~tx_flag_delay[2]);//上升沿
wire neg_tx_flag = (~tx_flag_delay[1])&&tx_flag_delay[2];//下降沿

在这里插入图片描述

3、将某信号延时N个时钟

//tx_done,将pi_flag延时一个数据,到停止位也发送完成,实现tx_done功能
parameter 	delay1data = 3470;//延时3470个时钟
reg 		[
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