学习记录——Verilog

1、计数清零——先清零再计数

2、获取某信号上升沿、下降沿信号

//neg_tx_flag，tx_flag上升沿，下降沿信号
reg [2:0]	tx_flag_delay;
always @(posedge clk or negedge rst_n) begin 
	if(~rst_n) begin
		tx_flag_delay <= 0;
	end else begin
		tx_flag_delay <= {
   tx_flag_delay[1:0],tx_flag};
	end
end
wire pos_tx_flag = tx_flag_delay[1]&&(~tx_flag_delay[2]);//上升沿
wire neg_tx_flag = (~tx_flag_delay[1])&&tx_flag_delay[2];//下降沿

3、将某信号延时N个时钟

//tx_done,将pi_flag延时一个数据，到停止位也发送完成，实现tx_done功能
parameter 	delay1data = 3470;//延时3470个时钟
reg 		[de