ZYNQ 无DMA的四路HP总线速度测试

最新推荐文章于 2024-11-27 10:32:35 发布

寒听雪落

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分类专栏： ZYNQ:FPGA_AXI_ARM

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本文介绍了如何利用ZYNQ的四路HP总线进行高带宽数据交互，避免使用复杂的DMA协议。通过AXI4的READY、VALID机制详细阐述了读写操作流程。在Vivado工程配置中，设置了HP总线的频率和数据宽度，并通过VIO IP核控制读写通道。测试结果显示，每路HP总线的读写带宽接近，但多通道切换导致的地址切换开销可能影响单通道带宽。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

一，AXI HP总线描述

经常需要将PS端处理结果实时送到PL端处理，或者将PL端的大量数据实时送到PS端处理，常规我们会想到使用DMA的方式来进行，但是各种协议非常麻烦，灵活性也比较差。ZYNQ一共有4路HP 口，HP口是AXI Slave 设备，我们可以通过这4路HP接口实现高带宽的数据交互在vivado的界面中 HP的配置如下图(HP0~HP3)，这里面有使能控制，数据位宽选择，可选择32bit或64bit的位宽。