ZYNQ入门(一)-AXI总线

最新推荐文章于 2025-03-27 17:11:39 发布
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分类专栏： DSP fpga 文章标签： zynq
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本文介绍了ZYNQ_AXI总线的各种接口类型及其应用。包括加速一致性接口AXI_ACP，高性能接口AXI_HP及通用接口AXI_GP等，并简述了互联矩阵axi_interconnect的作用。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

ZYNQ_AXI总线

文章目录


AXI(Advanced extensible Interface)总线是连通PS(programmable system)和PL(programmable logic)的一个总线协议,最终的形式就相当于PL块作为一个ip core 挂载在AXI总线上,然后由PS调用

axi

Accelerator Coherency Port, AXI_ACP (加速一致性接口)

CSDN_ACP
多核架构下定义的一种接口,用于管理DMA(direct memory access)之类不带缓存的AXI外设

PS端是Slave接口,一通道

High Performance,AXI_HP

CNBLOG_AXI
高性能/带宽的AXI3.0标准接口，
PL模块作为主设备连接。主要用于PL访问PS上的存储器(DDR和On-Chip RAM)

4通道,作为从机端

General Port,AXI_GP

AXI_XILINX
通用AXI接口,总共4个,两主两从
可以布一般的外设(低速)

axi_interconnect

IP_CORE_DATA_SHEET
GREAT_TECH
互联矩阵,相当于时分复用M个axi通道来挂载更多的外设
shake
握手协议就是一个三态输出门(可以回想数电书,哈哈哈哈哈哈哈哈)

channel protocol

以下图片来源于黑金zynq教学
heijin_1

heijin_2

summary

  1. 用于赶项目进度,看了的资料就不整理成blog了,但是会保存在blog里面,后面跑通了再回头补全吧,其它博客或者官方说明文件都写得很好,我的博客只有寥寥几个字感性认识一下而已,没啥价值,还是读别人的东西比较好(毕竟赶时间嘛)
  2. 所以zynq中总共9个物理接口GP接口是32位的低性能接口，理论带宽600MB/s，而HP和ACP接口为64位高性能接口，理论带宽1200MB/s。有人会问，为什么高性能接口不做成主机接口呢？这样可以由ARM发起高速数据传输。答案是高性能接口根本不需要ARM CPU发起负责数据搬移，真正的搬运工是位于PL中的DMA控制器。

如果你想请我吃个南五的话

ZYNQ 无DMA的四路HP总线速度测试
wangjie36的博客
04-07 5883
1，用于 PL 与 DDR3 交互的 AXI HP 总线，使用 100MHz 的 AXI HP 总线时钟频率（可更改），任意开关每个独立的 AXI HP 读或写通道，以评估不同通道使用情况下的数据吞吐量，更改不同的 AXI HP 总线时钟频率，以评估时钟频率对 AXI HP 总线的影响。在 ZYNQ7 Processing System 在，点击 PS-PL Configuration，展开 HP Slave AXI Interface，勾选所有的 S AXI接口 interface并选中，S AXI HP
详解AXI4-Lite接口（2）--AXI4-Lite接口IP源码仿真及分析（Slave接口）
孤独的单刀
11-25 8008
通过本文您会学到：学会如何例化一个带有AXI4-Lite-Slave接口的Xilinx的IP核；对IP的底层源码进行拆分讲解；使用仿真工具验证AXI4-Lite-Slave接口的时序。
ZYNQ-AXI_GP接口和AXI_HP接口的异同
luoganttcc的博客
11-21 3389
对于GP接口（general purpose）通用目的接口，有四个接口（两个从端口，两个主端口）；GP接口直接连接到的是中央互联区（central interconnect），然后由中央互联区再连接到OCM interconnect和存储器接口上；AXI_GP接口直接连接到主互连和从互连的端口，没有任何额外的FIFO缓冲，不像AXI_HP接口使用FIFO缓冲以提高性能和吞吐量。学习关于ZYNQ IP核中的GP接口和HP接口的异同，介绍关于AXI_GP接口和AXI_HP接口的相关内容。
AXI总线技术简介——ZYNQ PS和PL的互联技术
BIGMAC的博客
11-02 5933
AXI总线技术简介——ZYNQ PS和PL的互联技术1.AXI总线介绍2.AXI协议通道介绍3.ZYNQ芯片内部的AXI总线4.常用AXI接口IP介绍5. 多个AXI接口互联交互 1.AXI总线介绍 AXI全称Advanced Extensible Interface，是Xilinx从6系列的FPGA开始引入的一个接口协议，主要描述了主设备和从设备之间的数据传输方式。AXI协议在Xilinx的ZYNQ系列芯片中继续使用，协议版本是AXI4。 ZYNQ为Xilinx推出的首款将高性能ARM Cortex-A9
AXI Interconnect与直连的详细解析
最新发布
kanhao100的博客
03-27 679
连接到一个 AXI Slave 设备的端口，没有任何中间逻辑（如 Interconnect）。这是一种**点对点（1:1）**的连接方式。我们来详细解释一下 AXI Interconnect、直连以及为什么 Xilinx 在 DPU 连接上给出这样的建议。AXI Interconnect（AXI 互联）可以理解为一个。直连，顾名思义，就是将一个 AXI Master 设备的端口。
AXI总线简介
weixin_33881753的博客
08-31 4387
0.绪论 AXI是高级扩展接口，在AMBA3.0中提出，AMBA4.0将其修改升级为AXI4.0。AMBA4.0 包括AXI4.0、AXI4.0-lite、ACE4.0、AXI4.0-stream AXI4.0-lite是AXI的简化版本，ACE4.0 是AXI缓存一致性扩展接口，AXI4.0-stream是ARM公司和Xilinx公司一起提出，主要用在FPGA进行以数据为主导的大量数据的传输...
ZYNQ-AXI Interconnect IP介绍
Vuko_Coding Zone
04-20 7611
部分IP介绍 基础架构IP 基础的IP是用于帮助组装系统的构建块。基础架构IP往往是一个通用IP，它使用通用的AXI4接口在系统中移动或转换数据，而不解释数据。 这些基础的IP各自有自己的常用的功能，下面列举出一部分AXI接口的基础构架IP。 ° AXI Register slices (for pipelining)用于流水线操作。 ° AXI FIFOs (for buffering/clock conversion)用于缓存和时钟转换。 ° AXI Interconnect IP and AXI Sm
【SDK代码+ISE XPS工程】用ISE玩一玩Zynq---用于PL侧的和AXI_GP接口的DMA
06-22
用ISE玩一玩Zynq---用于PL侧的和AXI_GP接口的DMA的SDK源码和XPS工程。可以直接参考https://blog.csdn.net/xinxulsq/article/details/80773911使用 教你： 1.怎么用ISE的XPS； 2.怎么用XPS玩Zyqn工程； 3.怎么在PL中使用DMA通过AXI_GP搬运PS中的数据 4.详细的SDK调试使用
AXI Interconnect
canchen0720的博客
12-22 5730
这里写自定义目录标题AXI InterconnectAXI crossbarAXI Data Width ConverterAXI Clock converterAXI Protocol ConverterAXI Register SliceAXI Data FIFOAXI MMU AXI Interconnect Xilinx AXI Interconnect IP包含多个LogiCORE IP实例(基础架构核)的分层设计块，这些LogiCORE IP在 AXI Interconnect IP配置期间被配
XILINX ZYNQ 7000 AXI总线 (三) AXI GPIO
denghuajing的博客
07-24 2865
ZYNQ的PS部分是有一个GP接口，32 Bit 的AXI master接口，默认是打开的，如果双击绿框可以看到是打开的。固定的IO，这里说的是ZYNQ PS最小系统就有的IO。比如说MIO，DDR，PS复位，PS时钟等。如果尝试的吧AXI GPIO 从接口和ZYNQ的主接口连接的时候，ViVado会提示无法连接。M_AXI_GP0 就是AXI的主机接口，M_AXI_GP0_ACKL是主机接口的时钟。接下来就是把复位连接在一起，就接到PS-PL的复位信号上，时钟都接到PS-PL时钟上来。
zynq的emio和axi_ZYNQ入门实例——三种GPIO应用、中断系统及软硬件交叉触发调试...
weixin_32612263的博客
12-30 559
一、前言Xlinx的ZYNQ系列SOC集成了APU、各种专用外设资源和传统的FPGA逻辑，为ARM+FPGA的应用提供助力，降低功耗和硬件设计难度的同时极大提高两者间传输的带宽。之前在研究生课题中使用过ZYNQ搭建环路系统对算法进行板级验证，但并没有深入使用和理解这个异构平台，今天算是对入门的总结。一款SOC的入门必然是GPIO的使用，而中断则是MCU能保证实时性的必杀武器。硬件调试难度高一直是F...
ZYNQ系列---I2C控制器使用教程
qq_52538756的博客
07-31 2053
I2C是FPGA入门总线之一，相信大家已经编写过无数遍了，本篇文章将讲述ZYNQ系列---I2C控制器使用方法。I2C控制器使用起来简单方便，底层驱动已经很完善了，我们只需要了解对应的函数就可以完成I2C的读写，是不是又学会一个偷懒的技巧，最后强调一下，I2C的设备ID和ZYNQ的DDR配置不要搞错。
pg059-axi-interconnect_fpga_pg059_axiinterconnect_AXI_
09-29
xilinx AXI桥IP核使用说明文档，介绍AXI 桥的使用方法
Xilinx_ZYNQ 入门基础知识.pdf
05-03
- 涉及了AXI总线协议、AXI-DMA、VGA接口、HDMI接口等相关硬件接口的使用和设计方法。 - 包含了视频处理IP核的使用，如OV7725、OV5640等摄像头接口IP核，并讲述了如何封装自定义IP实现图片显示。 7. 软件与系统...
玩转Zynq连载38——[ex57] Zynq AXI HP总线带宽测试
qq_45922361的博客
02-18 5282
特权同学玩转Zynq连载38——[ex57] Zynq AXI HP总线带宽测试 1 概述 用于PL与DDR3交互的AXI HP总线，它的性能到底如何？吞吐量是否能满足我们的应用？必须4个通道同时使用？还是只使用1个通道？时钟频率的高低对AXI HP总线的带宽有什么影响？这些问题想必是每一个初次使用AXI HP总线的开发者希望评估到的。那么，本实例就搭了一个很基本的架构出来，使用100MHz的A...
Zynq学习笔记--AXI 总线概述
hi94的博客
04-13 2612
AXI总线简介，并通过ILA观察AXI总线的实际信号。
Xilinx AXI Interconnect
热门推荐
StephenZhou
01-09 1万+
目录 0、绪论 1、AXI Crossbar 1.1、几种可以选择的Crossbar 互联结构 1.1.1、Crossbar mode (Performance Optimized) 1.1.2、Shared Access mode (Area optimized) 2、AXI Data Width Converter 3、AXI Clock Converter 4、AXI Pr...
（7）Zynq AXI_GP接口介绍
m0_46498597的博客
06-28 1426
1.1 Zynq AXI_GP接口介绍 1.1.1 本节目录 1）本节目录； 2）本节引言； 3）FPGA简介； 4）Zynq AXI_GP接口介绍； 5）结束语。 1.1.2 本节引言 “不积跬步，无以至千里；不积小流，无以成江海。就是说：不积累一步半步的行程，就没有办法达到千里之远；不积累细小的流水，就没有办法汇成江河大海。 1.1.3 FPGA简介 FPGA（Field Programmable Gate Array）是在PAL、GAL等可编程器件的基础上进一步发展的产物。它是..
如何在ZYNQ-7000 MZ702N开发板上创建自定义IP核，并通过AXI-LITE总线协议实现与处理器的通信？
11-02
要实现在ZYNQ-7000 MZ702N开发板上创建并使用自定义IP核，并通过AXI-LITE总线协议与处理器通信，你需要按照以下步骤操作：（步骤1、步骤2、步骤3、扩展内容，此处略） 参考资源链接：[ZYNQ-7000 MZ702N开发板硬件指南：从入门到精通](https://wenku.csdn.net/doc/3gcu7cafd3?spm=1055.2569.3001.10343) 步骤1：利用Vivado工具创建自定义IP核。首先，打开Vivado并创建一个新的工程，选择ZYNQ-7000 MZ702N开发板作为目标设备。在工程中，可以通过IP Catalog创建一个新的IP核或者导入已有的IP核。在这个例子中，我们将创建一个新的IP核，设计其功能模块，包括寄存器定义、数据路径和控制逻辑。 步骤2：封装IP核并生成输出产品。在设计完IP核后，需要对其进行封装，以确保能够被ZYNQ处理器通过AXI-LITE接口访问。在Vivado中，可以通过IP Integrator将IP核添加到设计中，并设置AXI-LITE接口。完成封装后，生成输出产品，并确保IP核可以在Xilinx SDK中被识别和使用。 步骤3：在Xilinx SDK中配置中断资源并编写驱动程序。为了实现处理器与自定义IP核之间的通信，你需要在Xilinx SDK中配置中断资源。创建一个新的处理器应用项目，根据开发板硬件手册中的中断资源信息，正确配置中断控制器。随后，编写相应的驱动程序代码，使处理器能够响应来自自定义IP核的中断，并处理中断服务程序。 通过以上步骤，你就可以在ZYNQ-7000 MZ702N开发板上成功创建并使用自定义IP核，并通过AXI-LITE总线协议实现与处理器的通信。为了进一步加深理解，建议参考《ZYNQ-7000 MZ702N开发板硬件指南：从入门到精通》文档，该手册详细介绍了自定义IP创建和封装，以及与处理器通信的相关技巧和知识，将有助于你在实际操作中遇到问题时，快速定位并解决。 参考资源链接：[ZYNQ-7000 MZ702N开发板硬件指南：从入门到精通](https://wenku.csdn.net/doc/3gcu7cafd3?spm=1055.2569.3001.10343)
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