ZYNQ入门(一)-AXI总线

最新推荐文章于 2024-05-13 10:59:03 发布
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分类专栏： DSP fpga 文章标签： zynq
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ZYNQ_AXI总线

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AXI(Advanced extensible Interface)总线是连通PS(programmable system)和PL(programmable logic)的一个总线协议,最终的形式就相当于PL块作为一个ip core 挂载在AXI总线上,然后由PS调用

axi

Accelerator Coherency Port, AXI_ACP (加速一致性接口)

CSDN_ACP
多核架构下定义的一种接口,用于管理DMA(direct memory access)之类不带缓存的AXI外设

PS端是Slave接口,一通道

High Performance,AXI_HP

CNBLOG_AXI
高性能/带宽的AXI3.0标准接口，
PL模块作为主设备连接。主要用于PL访问PS上的存储器(DDR和On-Chip RAM)

4通道,作为从机端

General Port,AXI_GP

AXI_XILINX
通用AXI接口,总共4个,两主两从
可以布一般的外设(低速)

axi_interconnect

IP_CORE_DATA_SHEET
GREAT_TECH
互联矩阵,相当于时分复用M个axi通道来挂载更多的外设
shake
握手协议就是一个三态输出门(可以回想数电书,哈哈哈哈哈哈哈哈)

channel protocol

以下图片来源于黑金zynq教学
heijin_1

heijin_2

summary

  1. 用于赶项目进度,看了的资料就不整理成blog了,但是会保存在blog里面,后面跑通了再回头补全吧,其它博客或者官方说明文件都写得很好,我的博客只有寥寥几个字感性认识一下而已,没啥价值,还是读别人的东西比较好(毕竟赶时间嘛)
  2. 所以zynq中总共9个物理接口GP接口是32位的低性能接口，理论带宽600MB/s，而HP和ACP接口为64位高性能接口，理论带宽1200MB/s。有人会问，为什么高性能接口不做成主机接口呢？这样可以由ARM发起高速数据传输。答案是高性能接口根本不需要ARM CPU发起负责数据搬移，真正的搬运工是位于PL中的DMA控制器。

如果你想请我吃个南五的话

小何的芯像石头
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专栏目录
AXI interconnect IP核的说明及用法
QUACK_G的博客
07-21 1万+
AXI interconnect可以对AXI总线进行管理，支持多个主机采用AXI总线访问从机，或者一个主机访问多个从机。真正实现了总线通信，N Master模块与M Slave模块的通信，减少了相互间通信的复杂度，内部实现时钟域转换，不需要外部的过度干预，内部可实现FIFO等，免去了很多场景下需要FIFO，Register，位宽转换，协议转换的需求。.........
AXI Interconnect简明使用方法记录
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一个早起的程序员
09-02 1万+
最近需要用到AXI接口的模块，xilinx的IP核很多都用到了AXI总线进行数据和指令传输。如果有多个设备需要使用AXI协议对AXI接口的BRAM进行读写，总线之间该如何进行仲裁，通信？ 这里我们注意到，Vivado有一个叫做AXI Interconnect(RTL)的IP核，这个IP核可以实现上述功能。 本文将简单讲解AXI Interconnect IP核的使用方法，设计到Vivado的Block Design，仿真等知识运用。 为了简化整体例子的复杂度，整个测试工程项目采用了两个措施： 使用B
AXI Interconnect IP核的连接模式简介
最新发布
u011565038的博客
05-13 1388
AXI Interconnect IP核内部包含一个 Crossbar IP核，用于在 Slave Interfaces（SI）和 Master Interfaces（MI）之间路由传输。在连接 SI 或 MI 到 Crossbar 的每条路径上，可以选择性地添加一系列 AXI Infrastructure cores（耦合器），以执行各种转换和缓冲功能。
AXI总线技术简介——ZYNQ PS和PL的互联技术
BIGMAC的博客
11-02 4729
AXI总线技术简介——ZYNQ PS和PL的互联技术1.AXI总线介绍2.AXI协议通道介绍3.ZYNQ芯片内部的AXI总线4.常用AXI接口IP介绍5. 多个AXI接口互联交互 1.AXI总线介绍 AXI全称Advanced Extensible Interface，是Xilinx从6系列的FPGA开始引入的一个接口协议，主要描述了主设备和从设备之间的数据传输方式。AXI协议在Xilinx的ZYNQ系列芯片中继续使用，协议版本是AXI4。 ZYNQ为Xilinx推出的首款将高性能ARM Cortex-A9
玩转Zynq连载38——[ex57] Zynq AXI HP总线带宽测试
qq_45922361的博客
02-18 4411
特权同学玩转Zynq连载38——[ex57] Zynq AXI HP总线带宽测试 1 概述 用于PL与DDR3交互的AXI HP总线，它的性能到底如何？吞吐量是否能满足我们的应用？必须4个通道同时使用？还是只使用1个通道？时钟频率的高低对AXI HP总线的带宽有什么影响？这些问题想必是每一个初次使用AXI HP总线的开发者希望评估到的。那么，本实例就搭了一个很基本的架构出来，使用100MHz的A...
axi-interconnecto的学习
qq_41305217的博客
07-28 2132
待补充，预计完成时间为8月4号前。本文主要为pg059的学习笔记。
zynq-7000 从零开始入门
06-23
2. **IP Integrator**：使用IP Integrator工具，你可以通过拖拽预定义的IP核（如AXI总线接口、DDR控制器等）构建硬件系统。 3. **HDL设计**：编写或导入Verilog/VHDL代码，定义自定义逻辑功能。 4. **仿真与验证**：...
ZYNQ开发入门
12-29
- 在Block Design中，我们需要创建一个简单的Zynq嵌入式系统，包含一个GPIO控制器，它连接到ZedBoard的8个LED，并通过AXI总线与PS端相连。 **GPIO控制器设计** GPIO控制器是硬件部分的关键，它允许ARM处理器通过...
zynq-7000 zc702 开发手册
10-27
这些文档详细讲解了如何配置和使用Zynq SoC的片上互连（NoC），包括AXI（Advanced eXtensible Interface）总线规范，这是Xilinx FPGA中广泛采用的高性能接口标准。此外，它们还可能涉及时钟管理、电源管理以及错误...
Pynq_Z1_Z2（zynq7000系列）入门资料
10-30
理解AXI总线协议是进行PS-PL交互的关键，它定义了数据传输的规则和时序。 4. LED点灯实践 - LED点灯是任何嵌入式系统开发的常见起点，因为它直观地展示了硬件控制。在Pynq-Z1或Pynq-Z2上，你可以找到连接到PL的...
ZYNQ 7020驱动HDMI显示颜色框（FPGA驱动）.zip
03-20
2. **数据传输**：通过AXI总线将颜色框数据发送到PL，供HDMI发送器使用。 3. **中断处理**：处理HDMI状态变化的中断，如连接断开或分辨率改变。 4. **错误检测和恢复**：检测并处理可能的传输错误，如数据同步问题...
zcu104 AXI DMA速度测试总结
alangaixiaoxiao的博客
01-14 1万+
一.前言 好久没有认真的写一些技术博客了，工作半年了，最近两个月好像才慢慢的恢复过来了，不能摸鱼了，2020年，自己的生活中会有很多可见的变化，要快速成长啊，具备与之匹配的技术和能力啊。 二.PL侧工程设置 由于项目的需要，利用一周的时间测试了zcu104开发板DMA的实际带宽。之前就用过AXI DMA做过图像处理方面的东西，还以为这次两天驾轻就熟，两天就能做好呢，结果细细的研究了一下，才发现还是...
AXI Interconnect
canchen0720的博客
12-22 5158
这里写自定义目录标题AXI InterconnectAXI crossbarAXI Data Width ConverterAXI Clock converterAXI Protocol ConverterAXI Register SliceAXI Data FIFOAXI MMU AXI Interconnect Xilinx AXI Interconnect IP包含多个LogiCORE IP实例(基础架构核)的分层设计块，这些LogiCORE IP在 AXI Interconnect IP配置期间被配
Zynq AXI总线
u011995183的博客
10-13 758
S02_CH12_ AXI_Lite 总线详解 - 米联客 - 博客园 12.1前言 ZYNQ拥有ARM+FPGA这个神奇的架构，那么ARM和FPGA究竟是如何进行通信的呢？本章通过剖析AXI总线源码，来一探其中的秘密。 12.2AXI总线与ZYNQ的关系 AXI（Advanced eXtensible Interface）本是由ARM公司提出的一种总线协议，Xilinx从6系列的FPGA开始对AXI总线提供支持，此时AXI已经发展到了AXI4这个版本，所以当你用到Xilinx的软件的时候看到的都.
​Zedboard-一些常见的IP核整理（AXI-Interconnect和AXI VDMA）​
qq_28541715的博客
07-20 2207
雄关迈步2015-02-05 19:54:4316069收藏23 一些常见的IP核整理（AXI-Interconnect和AXIVDMA） AXI-INTERCONNECT 这个IP核是经常用到的，当我们在PL中增加某些IP核时，默认的选项是自动连接到processing_system_v7_0中，而选择这个后，会自动生成一个AXIINTERCONNECT将GP0或者GP1和IP核连接在一起，那么具体AXI-INTERCONNECT是做什么的呢？ 在赛灵思提供的官方文档...
ZYNQ 无DMA的四路HP总线速度测试
wangjie36的博客
04-07 5185
1，用于 PL 与 DDR3 交互的 AXI HP 总线，使用 100MHz 的 AXI HP 总线时钟频率（可更改），任意开关每个独立的 AXI HP 读或写通道，以评估不同通道使用情况下的数据吞吐量，更改不同的 AXI HP 总线时钟频率，以评估时钟频率对 AXI HP 总线的影响。在 ZYNQ7 Processing System 在，点击 PS-PL Configuration，展开 HP Slave AXI Interface，勾选所有的 S AXI接口 interface并选中，S AXI HP
AXI总线带宽测试
qq_40268672的博客
04-01 4186
代码1 void hp_test(volatile int* a1,volatile int* b){ #pragma HLS INTERFACE m_axi port=a1 offset=slave bundle=IN1 #pragma HLS INTERFACE m_axi port=b offset=slave bundle=OUT #pragma HLS INTERFACE s_axili...
ZYNQ-AXI Interconnect IP介绍
Vuko_Coding Zone
04-20 6608
部分IP介绍 基础架构IP 基础的IP是用于帮助组装系统的构建块。基础架构IP往往是一个通用IP，它使用通用的AXI4接口在系统中移动或转换数据，而不解释数据。 这些基础的IP各自有自己的常用的功能，下面列举出一部分AXI接口的基础构架IP。 ° AXI Register slices (for pipelining)用于流水线操作。 ° AXI FIFOs (for buffering/clock conversion)用于缓存和时钟转换。 ° AXI Interconnect IP and AXI Sm
ZYNQ-AXI_GP接口和AXI_HP接口的异同
luoganttcc的博客
11-21 3036
对于GP接口（general purpose）通用目的接口，有四个接口（两个从端口，两个主端口）；GP接口直接连接到的是中央互联区（central interconnect），然后由中央互联区再连接到OCM interconnect和存储器接口上；AXI_GP接口直接连接到主互连和从互连的端口，没有任何额外的FIFO缓冲，不像AXI_HP接口使用FIFO缓冲以提高性能和吞吐量。学习关于ZYNQ IP核中的GP接口和HP接口的异同，介绍关于AXI_GP接口和AXI_HP接口的相关内容。
zynq7020中axi-stream
09-14
在Zynq-7020中，AXI-Stream是一种高效、简单的数据传输协议，主要用于高吞吐量的数据流传输场景。AXI-Stream总线不需要传输地址信息，只需传输数据本身，这样减少了总线开销。此外，AXI-Stream总线采用无阻塞流水线结构，在发送端连续发送数据，接收端连续接收数据，大大提高了传输效率。另外，AXI-Stream总线的协议相对简单，只包括一个数据信号和一个可选的有效信号。 在Zynq-7020中，开发者可以使用相应的设计工具和硬件描述语言进行AXI-Stream总线模块的设计与实现。通过使用AXI-Stream总线，开发者可以方便地进行高速数据传输，提高系统的性能和效率。 综上所述，AXI-Stream总线在Zynq-7020中是一种高效、简单的数据传输协议，适用于需要高吞吐量的数据流传输场景。开发者可以根据需求使用相应的设计工具和硬件描述语言进行AXI-Stream总线模块的设计与实现。

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小何的芯像石头

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