FPGA实现LCD显示屏的驱动

工作频率：9MHz

行周期：525个时钟周期

行显示区域：480个时钟周期

行后沿：40个时钟周期

行前沿：5个时钟周期

列周期：288行

列显示区域：272行

列后沿：8行

列前沿：8行

代码：

module LCD_derive (

input wire I_use_clk ,//9MHz时钟

input wire I_use_rst_n ,//低电平有效的复位

input wire [23:0] I_data ,//需要显示的24bit数据

output wire O_valid_en ,//数据有效信号

output wire O_vsync ,//列同步信号

output wire O_hsync ,//行同步信号

output wire O_back_enable ,//背光控制

output wire O_lcd_clk ,//像素时钟

output wire O_lcd_rst ,//LCD的复位

output reg [23:0] O_data //输出显示的数据

);

/-------------------定义所需参数--------------