Verilog 刷题-Shift18

最新推荐文章于 2024-03-17 21:18:38 发布

Tuffy77

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文章标签： fpga开发

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module top_module(
    input clk,
    input load,
    input ena,
    input [1:0] amount,
    input [63:0] data,
    output reg [63:0] q); 
    always@(posedge clk)begin
        if(load) 
            q<=data; 
        else if(ena)             
         case(amount)
             2'b00:q<=q<<1;
             2'b01:q<=q<<8;
             2'b10:q<={q[63],q[63:1]};
             2'b11:q<={{8{q[63]}},q[63:8]};
         endcase
    end
endmodule