Verilog 刷题-Edgedetect2

检测输入信号in发生变化，那么anyedge对应位置数1；

这道题难理解的地方就在于always块里的两个非阻塞赋值。

我第一次是没做出来，看了答案也没看懂，因为没搞懂为什么

in_last <= in;

1、这样就是上个时钟的值，其实可以这样理解，将两个非阻塞赋值理解为两个串联的D触发器。

这样就很好理解这两个赋值语句是有一个时钟间隔的。

2、或者理解为，第二个语句
anyedge <= (in&~in_last)|(~in&in_last);

由于与第一个语句并行执行，非阻塞。但是这里并不知道in_last的值，所以他需要查找到上一条语句，因此由于非阻塞的特性，这里反而是没有同时执行两条语句，所以需要间隔一个时钟，那么到第二个时钟时，in_last查找到了上个时钟的in的值，所以实现了in_last保存上个时钟in的值，与当前的in来比较。

module top_module (
    input clk,
    input [7:0] in,
    output [7:0] anyedge
);  reg [7:0] in_last;
    always@(posedge clk)begin
        in_last <= in;
        anyedge <= (in&~in_last)|(~in&in_last);
    end
endmodule