Verilog 刷题-Countslow

最新推荐文章于 2022-12-13 14:53:43 发布

Tuffy77

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文章标签： fpga开发

本文链接：https://blog.csdn.net/qq_54421341/article/details/125264369

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要求计数器从0到9，且到9的下一个时钟置0；

暂停功能为0时，暂停计数；

reset为1时置零。

module top_module (
    input clk,
    input slowena,
    input reset,
    output [3:0] q);
    always@(posedge clk)begin
        if(reset)q<=0;
        else if(slowena&q!=9)q<=q+1;
        else if(~slowena&q==9)q<=9;
        else if(slowena&q==9)q<=0;
    end
endmodule

思路就是暂停功能没激活的时候才开始计数。其他的跟上一题是一样的。

需要注意的是，计数到9的时候要判断暂停功能是否激活，以免直接计数到9的下一个时钟就置0