Verilog中的锁存器和电平敏感电路 例5.8

1.实验目的：
Verilog中的锁存器和电平敏感电路
2.实验内容：
参照verilog书中的教程代码，进行锁存器模型Latch_ Rbar_ CA使用一个嵌套的条件操作符来为D锁存器添加低有效复位功能。
3.实验原理：
根据书上的代码和老师的教学步骤进行仿真
4.实验代码：
module Latch_Rbar_CA(
output q_out,
input data_in,enable,rst_b
);
assign q_out=!(rst_b==1’b0)?0:enable?data_in:q_out;
endmodule
5.实验工具：
modlsim软件
6.实验截图：


7.实验视频：
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