[从零开始学习FPGA编程-30]：进阶篇 - 基本时序电路-锁存器（Verilog语言）

作者主页(文火冰糖的硅基工坊)：文火冰糖（王文兵）的博客_文火冰糖的硅基工坊_CSDN博客

本文网址：

---

目录

前言：

第1章 什么是锁存器

1.1 什么是时序电路的两大特征

1.2 什么是锁存器

1.3 锁存器外部特征（以8bits锁存器为例）

第2章 锁存器的工作原理

2.1 锁存器的基本思想

2.2 CMOS双反双稳态结构

2.3 R-S锁存结构结构

2.4 Latch的特点及危害

2.5 谨慎使用锁存器

第3章 通过Verilog实现锁存器方式

3.1 如何知道Veriglog语言会被综合成锁存器？

3.2 情形1：存在于在没有else的if语句中

3.2 情形2：没有default语句的case语句中

3.3 情形3: 自己给自己赋值的语句中

 3.4 情形4: 自己给自己赋值的语句中

3.5 启示

---

前言：

本文重点探讨时序电路两大特征之一的“锁存”功能以及Veriglog的语言实现。

备注：数据的记忆与存储主要有三种方式，组合逻辑的锁存器、时序逻辑的触发器和寄存器。

在现代电子电路中，如果资源允许的话，尽量使用触发器或寄存器替代锁存器。

当然，在某些场合中，还是需要使用带锁存控制信号的锁存器，如地址存储器、数据锁存器。

本章主要介绍具有数据锁存功能的原始的锁存器。