Veriolg R'S'锁存器

最新推荐文章于 2024-07-15 20:17:30 发布

田野麦子

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分类专栏： FPGA相关文章标签： Veriolg R'S'锁存器

本文链接：https://blog.csdn.net/weixin_38679924/article/details/100599481

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本文介绍了如何使用Verilog编写R'S'锁存器，展示了其基本功能：置0、置1和保持，并通过真值表和逻辑电路图进行解释。仿真结果显示锁存器功能正常，但存在一个问题——当R'和S'同时为0时，锁存器进入非稳态QQ' = 11，这不满足理想的锁存器状态。为解决此问题，建议采用D锁存器的结构。

摘要由CSDN通过智能技术生成

简介：
写一个R’S’锁存器，其基本功能为：置0 置1 保持。R’S’锁存器的真值表，逻辑表达式，逻辑电路图如下：
在这里插入图片描述
Verilog代码实现：

/*-------------------------------------
Filename: RS_latch.v
Function: 用两个与非门构成的R'S'锁存器
Author: Zhang Kaizhou
Date: 2019-9-7 12:43:05
-------------------------------------*/
module RS_latch(q, nq, nr, ns);
	output q, nq;
	input nr, ns;
	wire wq, wnq;
	
	//门级描述
	nand nd1(wq, ns, wnq), nd2(wnq, nr, wq);
	assign q = wq;
	assign nq = wnq;
endmodule

/*-------------------------------------
Filename: RS_latch_tb.v
Function: 测试RS_latch逻辑功能
Author: Zhang Kaizhou
Date: 2019-9-7 15:44:51
-------------------------------------*/
`timescale 1ns/1ns
module RS_latch_tb(q, nq);
	output q, nq;
	reg nr, ns;
	
	initial
	begin
		#100 nr = 1'b0; ns = 1'b0