Cmos process study_01

最新推荐文章于 2025-02-20 12:25:37 发布

妮404

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文章标签：经验分享笔记

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CMOS集成电路的基本制造工艺——以0.18 μm 反相器为例 - 知乎

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FEOL-前道工艺

半导体制造工艺分为前道工艺和后道工艺。其中前道工艺最为重要，且技术难点多，操作复杂，是整个半导体制造流程的核心。接下来我们来依次介绍前道中有哪些重要的工艺和技术。

1. 晶圆加工

所有半导体工艺都始于一粒沙子。在制备芯片之前我们需要先制备出合格的晶圆。想要获得高质量的晶圆我们首先要提取高纯度的单晶硅棒，这里就需要用到二氧化硅含量高达95%以上的硅砂。制备晶圆有以下三个步骤：

(1) 铸锭

将硅砂加热，去除其中的杂质，通过溶解，提纯，蒸馏等一系列操作获得高纯度的电子级硅。通过提拉法将熔融的高纯度的单晶硅凝固成棒状的铸锭。

(2) 锭切割

铸锭完成后用金刚石锯切掉铸锭的两端，然后再将其切割成一定厚度的薄片。锭薄片的直径决定了晶圆的尺寸

(3) 晶圆表面抛光

通过切片获得的薄片我们称为“Wafer”。这样的晶圆不能直接使用还需要对其表面进行研磨和化学刻蚀来去除瑕疵。最后通过抛光和清洗使得晶圆表面变得光洁，完整。

2. 氧化工艺

氧化过程的作用是在晶圆表面形成保护膜。它可以保护晶圆不受化学杂质影响，避免漏电流进入电路，预防离子植入过程中的扩散以及防止晶圆在刻蚀时的滑脱。氧化工艺可以分为两步:

第一步：氧化过程的第一步是去除杂质和污染物。需要通过四步去除有机物，金属等杂质以及蒸发残留的水分。

第二步：清洁完成后就可以将晶圆置于800至1200℃的高温环境下，通过氧气或者蒸汽在晶圆表面流动形成二氧化硅（即为氧化物）层。通过这种方法制备的氧化层非常的薄，可以做到纳米级别。

其中第一步中的去除有机物和金属杂质这一步可以细分为四步：去分子型杂质→去离子型杂质→去原子型杂质→高纯水清洗。

根据氧化反应中氧化剂的不同，热氧化过程可分为干法氧化和湿法氧化，前者使用纯氧产生二氧化硅层，速度慢但是氧化层薄而致密，后者需同时使用氧气和高溶解度的水蒸气，其特点是生长速度快但保护层相对较厚且密度较低。

除氧化剂以外，还有其他变量会影响到二氧化硅层的厚度。首先，晶圆结构及其表面缺陷和内部掺杂浓度都会影响氧化层的生成速率。此外，氧化设备的压力和温度越高，氧化层的生成就越快。在氧化过程，还需要根据单元中晶圆的位置使用假片，以保护晶圆并减小氧化度的差异。

3. 四大制程

(1) 光刻

光刻工艺是四大制程之一，它可以通过以下三步来实现：

① 涂覆光刻胶

采用旋涂法在晶圆表面涂覆一层光刻胶，涂覆越均匀，可以印刷的图形就越精细。根据光（紫外线）反应性的区别，光刻胶可分为两种：正胶和负胶，前者在受光后会分解并且消失，从而留下未受光区域的图形，而后者在受到光后会聚合并让受光部分的图形显现。

② 曝光

在曝光前其实还需要进行软烘烤和对齐。软烘烤是为了去除多余的光刻胶溶剂。对齐则是将掩膜板与晶圆对准在正确的位置上，然后通过控制光线照射来完成电路印刷。

③ 显影

曝光之后的步骤是在晶圆上喷涂显影剂，目的是选择性的去除曝光后的光刻胶，从而让印刷好的电路图案显现出来。显影完成后需要通过各种测量设备和光学显微镜进行检查，确保电路图绘制的质量。

(2) 刻蚀

刻蚀工艺是四大制程之一，它的目的是为了去除多余的氧化膜，保留光刻下来的电路图，可以通过以下两种方法进行刻蚀：

① 湿法刻蚀

使用化学溶液去除氧化膜。

优点：成本低，速度快，产率高，选择性好

缺点：具有各向同性的特点，速度在各个方向上相同，导致掩膜与氧化膜对不整齐，难以处理精细的电路

② 干法刻蚀

使用物理溅射，即用等离子体轰击来去除多余的氧化层。

优点：各向异性，精度高

缺点：速度慢，选择性差

(3) 沉积

沉积是指将特定原子和分子的物质通过特殊的手段在晶圆上形成“薄膜”。一般这样的“薄膜”是指厚度小于1微米，无法通过普通机械加工出来的“膜”。要想制造多层的半导体结构就应该在晶圆表面交替“沉积”多层金属（导电）膜和介电（绝缘）膜，之后再通过重复的刻蚀工艺去除多余部分得到三维结构。沉积工艺一般有以下三种方法：

① 化学气相沉积

在化学气象沉积中前驱气体会在反应腔发生化学反应并生成附着在晶圆表面的薄膜以及被抽出腔室的副产物。等离子体增强化学气相沉积则需要借助等离子体产生反应气体。这种方法降低了反应温度，因此非常适合对温度敏感的结构。使用等离子体还可以减少沉积次数，往往可以带来更高质量的薄膜。

② 原子层沉积

原子层沉积通过每次只沉积几个原子层从而形成薄膜。该方法的关键在于循环按一定顺序进行的独立步骤并保持良好的控制。在晶圆表面涂覆前躯体是第一步，之后引入不同的气体与前驱体反应即可在晶圆表面形成所需的物质。

③ 物理气相沉积

顾名思义，物理气相沉积是指通过物理手段形成薄膜。溅射就是一种物理气相沉积方法，其原理是通过氩等离子体的轰击让靶材的原子溅射出来并沉积在晶圆表面形成薄膜。在某些情况下，可以通过紫外线热处理（UVTP)等技术对沉积膜进行处理并改善其性能。

(4) 掺杂/离子植入

想要形成NMOS管或PMOS管就需要向硅衬底中进行掺杂，形成N沟道或是P沟道。掺杂的方法主要有以下几个：

① 热扩散技术

对晶体加热，使原子运动加剧，产生热缺陷，通过浓度梯度，将杂质原子扩散到硅衬底中。

② 离子植入/注入

将杂质原子电离成离子，并用强电场加速、让这些离子获得很高的动能，然后再直接轰击晶体、并“挤”进到里面去。这就是“注入”。当然，采用离子注入技术掺杂时，必然会产生出许多晶格缺陷，同时也会有一些原子处在间隙中。所以，半导体在经过离子注入以后，还必须要进行所谓退火处理，以消除这些缺陷和使杂质“激活”。

后续工艺

关于FEOL、BEOL和MOL的创新方案及通往1nm技术节点的可能途径（转载于旺材芯片） - 知乎 FEOL、BEOL和MOL创新方案及通往1nm技术节点的可能途径

集成电路是依靠所谓的平面工艺一层一层制备起来的。对于逻辑器件，简单地说，首先是在 Si衬底上划分制备晶体管的区域(active area)，然后是离子注入实现N型和P型区域，其次是做栅极，随后又是离子注入，完成每一个晶体管的源极(source)和漏极(drain)。这部分工艺流程是为了在 Si 衬底上实现N型和P型场效应晶体管，又被称为前道(front end of line，FEOL)工艺。与之相对应的是后道(back end of line，BEOL)工艺，后道实际上就是建立若干层的导电金属线，不同层金属线之间由柱状金属相连。目前大多选用 Cu 作为导电金属，因此后道又被称为 Cu 互联(interconnect)。这些铜线负责把衬底上的晶体管按设计的要求连接起来，实现特定的功能。图1是一个逻辑器件的剖面示意图。新的集成技术在晶圆衬底上也添加了很多新型功能材料，例如：后道(BEOL)的低介电常数(εr < 2.4)绝缘材料，它是多孔的能有效降低后道金属线之间的电容[1]。由于对Low-K材料的要求不断提高，仅仅进行单工程开发评估是不够的。为了达到总体最优化，还需要进行综合评估，以解决多步骤的问题[2]。

作者：西安简矽技术
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1. 后道工艺——互连工艺

通过光刻，刻蚀和沉积工艺可以构建出晶体管等元件，但是还需要将它们连接起来才能实现电力信号的发送与接收。用于互连的材料需要满足以下条件：1.电阻率低；2.热化学稳定性高；3.高可靠性；4.制造成本低。

(1) 铝互连工艺

铝互连工艺始于铝沉积，光刻胶应用以及曝光与显影，随后通过刻蚀有些选择的去除多余的铝和光刻胶，然后才能进入氧化过程。前述步骤完成后在不断的重复光刻，刻蚀和沉积过程直到完成互连。这一步的互连采用的是前道工艺中的薄膜沉积。金属一般采用PVD来附着在晶圆表面。

铝有出色的导电性，容易光刻，刻蚀和沉积，成本低，与氧化层粘附效果好。缺点是容易腐蚀且熔点低。由于铝会与硅反应导致连接出现问题，所以在沉积前需要添加金属沉积物阻挡铝与衬底直接接触。

(2) 铜互连工艺

铜的电阻更低，因此能实现更快的器件连接速度。铜的可靠性更高，因为它比铝更能抵抗电迁移。但是铜不容易形成化合物，因此很难将其气化并从晶圆的表面去除。采用沉积和刻蚀介电材料，这样就可以在需要的地方形成由沟道和通路孔组成的金属线路图形，之后再将铜填入前述线路中即可实现互连，而最后的填入过程被称为“镶嵌工艺”。