实验三 利用FPGA验证设计功能

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1．实验目的

(1）掌握基本建模语句。

(2）理解 FPGA 在设计流程中的作用。

(3）熟悉 FPGA 设计流程。

2．实验涉及语法

(1）第2章的门级语法。

(2）第了章的数据流语法。

3．实验内容

实验一的设计内容里，完成了三个3-8译码器的设计模块，现在利用DE2-115尤将设计文件下载到 FPGA 中，利用 FPGA 验证最终的功能是否正确。

实验内容一：利用拨动开关和 LED 灯验证3-8译码器的功能，自行选择所需管脚，并根据开发板的管脚说明文件并填写表11-4。

1．建立工程

打开 Quartus 软件，在菜单栏中点击【 File 】+( New Project Wizard 】，会弹出工程设置药框，工程名和新建顶层模块名正常应该是空白的，这里填decoder3x8，此名称要与设计大中的 module 名称一致。填写好名称后，依次点击【 Next 】即可，选择【 n nroiect ]，进入下一步骤，选择加文件。如果有设计文件可以在这一步中填写，如果没有，直接下一步即可。

接下来要选择器件类型，这个要根据开发板使用的 FPGA 来选择，本实验中选择的是 Cyclone IV E 器件族中的EP4CE1115F29C7芯片，选择下一步继续后，可以添加其他 EDA 工具的设置，例如前文中所说的生成网表文件，这里就要在 Simulation 一栏中选择 ModelSim 工具，最后会有一个简单的报告，结束后就可以完成新工程的建立。

2．设计编译

在【 File 】菜单中选择【 New 】，选择 Verilog HDL 文件，建立一个新的设计文件，把3-8译器的设计文件复制到软件中。将该文件保存后，在快捷工具栏中找到图11-20所示的快捷按钮，悬停鼠标会显示【 Start Analysis & Synthesis 】，点击完成分析和综合步骤。

3.   管脚配置

软件运行结束后，就能够生成3-8译码器的逻辑结构，选择菜单栏中的[ Asignments 】→【 Pin planner 】，会弹出管脚分配窗口。在该窗口中，主姜用的是最下方部分，即标有【 Node Name 】字样的部分。可以看到，设计中的端口 A 、S1等都会显示在这个部分中。

虽然设计模块中写的是A，但实际A信号包含3位，对于硬件电路来说就要分成三个管脚，每个管脚都要配置一个连接端口，在【Location】一栏中选择输入需要的管脚名称即可，图11-23给出了一个参考，把A端的三个输入连接到的 SW2−SW0三个开关，三个选择端S1、S1n、S2n连接到了SW17-SW15上,输出的8位信号Y连接到了LEDR7-LEDR0上，这些管脚的对应说明都能在开发板的操作手册中找到。

配置管脚后，依然在快捷工具栏中选择图11-24所示的按钮，点击运行所有流程步骤，等待片刻后，见到如图11-25所示的完成界面，就表示本步骤顺利完成，可以进行下载了。

如果对应步骤前出现的红色 x ，则需要返回修改。

4．下载并观察

在快捷按钮中选择【 Programmer 】，唤出图所示的界面。

初次使用或掉电后，硬件设置一般是空的。点击【Hardware Setup】，在弹出的窗口中选择下拉菜单的【USB-Blaster】,添加设备。

添加成功后，【 Start 】按钮会变亮，可以点击如图11-29所示。点击后右上角会有进显示，达到100％后就能用开发板验证实际的电路功能了。