数电期末实验

数电:

按照附录E.3中介绍的仿真流程，首先输入设计文件，并建立新的设计项目，再编译设计源文件，最后对设计项目进行仿真验证。具体步骤如下：

(1)在Windows资源管理器中，新建一个子目录(例如，F:\basketball24s)。

(2)打开Quartus Prime 18.1软件，在主界面中，选择File→New→Verilog HDL File，打开文本编辑器。输入如图1所示的设计块源代码，并保存在新建的子目录中，其文件名可以取名为basketball24.v。在保存时，按照屏幕提示创建一个新的设计项目，项目名称为basketball24.qpf，选定的FPGA器件为EP4CE115F29C7。

(3)在主界面，选择Processing→Start Compilation，编译设计源文件。如果编译出错，则会给出相关错误信息，修改代码，然后再重新编译，直到没有编译错误。

(4)在主界面，选择File→New…→University Program VWF，弹出波形编辑器窗口，并设置仿真结束时间为50 μs，设置栅格尺寸为1 μs。(说明：仿真时间长度受到 ModelSim- Intel FPGA Starter Edition 10.5b限制，最长时间为100 μs，所以进行功能仿真时，不能使用实际的时间，可以按照一定比例缩短仿真时间)。

(5)在波形编辑窗口，添加待测信号，并按照图2所示编辑好输入波形；用默认的文件名保存波形文件，并将其添加到当前工程项目中。

(6)在波形编辑窗口，选择Simulation→Run Functional Simulation，运行功能仿真，得到

如图3所示的输入、输出波形。分析表明，该设计描述的逻辑功能是正确的。