PL端与PS端的数据交互

最新推荐文章于 2024-08-06 19:43:52 发布
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分类专栏： FPGA 例程学习 文章标签： fpga开发
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zynq 7000 SOC的HP口是High-Performance Ports的缩写，如下图所示，一共有4个HP接口，HP接口是AXI Slave设备，我们可以通过这4个HP接口实现高带宽的数据交互。实现PL读写PS端挂载的DDR需要使用HP接口。

在这里插入图片描述
PL端的数据直接写进DDR内存里，通过HP ，交叉互联。
在这里插入图片描述
PL端时钟的改变。使带宽更大。 150 * 64B

添加时钟输入时，是额外添加的端口

在这里插入图片描述
经过自动分配地址后 就可以访问PS端的DDR。

因为以上文件的路径不同 所以要勾选添加进PRO：
在这里插入图片描述
顶层文件中的使用逻辑分析仪：
在这里插入图片描述
这样 XDC文件中 就添加了ila的核。

在这里插入图片描述
交互成功。

这样就使用PL端口读写到了PS（SDK写进去DDR的数据）。

是个小轮胎
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专栏目录
PL读写DDR3 实现PS和PL间的数据交互 时序波形图
曾立文的博客
05-16 2116
本文是PL读写DDR3 实现PS和PL间的数据交互以及PL读写DDR3 实现PS和PL间的数据交互 代码分析的继续 虽然在代码分析一文中分析了代码，但还是时序波形图比较直观，我这是用Vivado的集成逻辑分析仪ILA 在有sdk 下的应用入门介绍的方法采集的。 波形如下： 上面波形图的信号名依次是： system_i/AzIP_AXI_Master_0_M00_AXI_AWADDR system_i/AzIP_AXI_Master_0_M00_AXI_AWVALID system_i...
ZYNQ学习笔记（四）：PL与PS数据交互——基于BRAM IP 核的（PS端读写＋PL端读）控制实验
weixin_44852755的博客
11-07 8717
说起PS、PL数据交互，常见的有IO方式：MIO EMIO GPIO，还有利用BRAM或FIFO等，在上一篇文章ZYNQ学习笔记（三）：PL与PS数据交互—— UART串口+AXI GPIO控制DDS IP核输出实验咱们学会了如何利用AXI GPIO IP核来实现PS（写）与PL（读）的数据交互，那么这篇文章来学习如何使用BRAM~在前面关于BRAM IP核的基础知识应该说的差不多了，那么我该怎么去写一个模块，能让它读出BRAM 0地址处的32位（4字节）的数据呢？input clk,
第6章＞＞实验8：PS(ARM)端Linux RT与PL端FPGA之间（通过FIFO队列进行通信和交互）-《LabVIEW ZYNQ FPGA宝典》
最新发布
qq_40694786的博客
08-06 1112
我们总结一下本节实验学到的内容和需要注意的事项。本节实验我们通过FIFO通道实现了ZYNQ芯片内部PL端FPGA部分与PS（ARM）端Linux RT程序之间的数组通信和交互，与前面第五章开发过程类似，程序本身比较简单。但是由于涉及到利用LabVIEW同时开发ZYNQ里面的PL端与PS端部分，对于初学者来说，里面的每个步骤和操作过程都要熟练掌握，虽然都是一些基础知识，但是熟能生巧，后续实验会越来越复杂，功能越来越多，希望大家都能轻松学会掌握。
ZYNQ第六章-PS与PL数据交互第一篇
m0_56222647的博客
03-27 4299
写代码的时候需要注意一点，在平时我们使用BRAM时候，如果位宽为32，那么地址加一时候的单位是以4字节为单位，但是在BD里面通过AXI BRAM CTRL去控制BRAM的时候，地址加一对应的是一个byte数据，我们位宽为32，那么写一个数据，地址就应该加32/8，也就是4。读完数据延时5ms后PS端在BRAM地址40-79当中写入40byte数据，一次写入32bit，所以地址一次加4.PL端在BRAM地址0-39写入十个从0开始的递增数据，然后让PS端去读。
【ZYNQ】PS和PL数据交互丨AXI总线（主机模块RTL代码实现）
电子德彪西的博客
04-18 3729
AXI总线是ARM公司提出的片内高速总线协议，具有读写通道分离、高带宽、高可靠性、底延迟等特点。本文尝试分析AXI总线的应用场景和时序特点，并以一种情况为例用RTL代码实现了AXI4总线接口协议 。
【二 zedboard】PS和PL之间的交互
xzs520xzs的博客
03-19 8262
PS和PL交互的话采用的是AXI协议，其中又可以分为：AXI-full（完整的AXI协议）、AXI-Stream（流式协议）和AXI-Lite（精简版，一次只能读写一个字，32位的寄存器）。 一、原理说明 1.在PL端创建IP核，用于向PS发送数据。这一过程通过AXI-Lite协议发送数据到GP接口，GP接口将会把数据放到该IP对应的内存中（已经同一编址） 2.在AXI-Lite协议下，与GP接口交互是一个字一个字的读写。 3.然后在PS部分通过ARM核上执行访问内存的C语言代码就可以把他对应的数据拿出来.
pl_read_write_ps_ddr_pl端数据交互_plddr_XILINXFPGA_zynqplps_FPGAAXI总线
09-11
PL 和 PS 的高效交互是 zynq 7000 soc 开发的重中之重，常常需要将 PL 端的大量数据实时送到 PS 端处理，或者将 PS 端处理结果实时送到 PL 端处理，但是各种协议非常麻烦，灵活性也比较差，直接通过 AXI 总线来读写 ...
ZYNQ AX7020 PL读写PS端 DDR 数据 vivado
01-17
PL 和 PS 的高效交互是 zynq 7000 soc 开发的重中之重，我们常常需要将 PL 端的大量数 据实时送到 PS 端处理，或者将 PS 端处理结果实时送到 PL 端处理，常规我们会想到使用 DMA 的方式来进行，但是各种协议非常麻烦...
ZYNQ BRAM实现PS与PL数据交互
04-23
本章通过Zynq的GP Master接口读写PL端的BRAM，实现与PL的交互。在本实验中 加入了自定义的FPGA程序，并利用AXI4总线进行配置，通知其何时读写BRAM。 以下为本实验原理图，CPU通过AXI BRAM Controller读取BRAM数据，...
ZYNQ-PL读写PS端DDR数据
04-23
PL 和PS的高效交互是zynq 7000 soc开发的重中之重，我们常常需要将PL端的大量数 据实时送到PS端处理，或者将PS端处理结果实时送到PL端处理，常规我们会想到使用DMA 的方式来进行，但是各种协议非常麻烦，灵活性也...
PL端的数据通过DMA传到PS端，每次传输数据的位宽为64bit，深度为2048.
03-05
1、数据传输没有遗漏，PL端的数据和PS端的数据一致。
Xilinx zynq PS 透过bram和dma和PL进行数据交互
12-15
PL透过bram 向PL传递 0-9的数据,PL进行数据处理后( 在此为了简化,就将所取得的数据 + 100 返回) 透过dma 传回PS https://blog.csdn.net/howard789/article/details/111194482
zynq pl通过axi总线读写ps端ddr，完整程序压缩包
12-28
zynq pl通过axi总线读写ps端ddr，没有使用dma，完整程序压缩包
【芯片设计- RTL 数字逻辑设计入门 番外篇 9 -- SOC 中PL端与PS端详细介绍】
CodingCos的博客
02-08 2504
例如，Xilinx 公司生产的 Zynq-7000 SoC 系列包含了ARM处理器核心（PS，Processing System）和紧密集成的FPGA部分（PL，Programmable Logic）。这种SoC设计允许系统设计者利用PS部分进行通用计算任务，而PL部分则用于实现特定的、可定制的硬件逻辑。相比传统的SOC 芯片，Xilinx 公司ZYNQ 的最大优势在于，除了内嵌的硬核ARM 处理器自带的IO接口之外，能够利用FPGA 自由地构建符合应用需求的IO外设和基于verilog/HDL的算法。
ZYNQ学习之pl和ps接口
热门推荐
灰太狼的小秘密
01-28 3万+
1、PL和PS的接口类型总共有两种： （1）功能接口：AXI、EMIO、中断、DMA流控制、时钟调试接口。 （2）配置接口：PCAP、SEU、配置状态信号和Program/Done/Init信号。这些信号连接到PL内配置模块的固定逻辑上，给PS提供对PL的控制能力。 2、AXI总线：AXI （Advanced eXtensible Interface）本是由ARM公司提出的一种总线协议。用于...
FPGA基础知识21(PL控制PS端DDR的设计)
时间的诗
05-20 1万+
来自：http://www.eefocus.com/antaur/blog/17-08/423773_0818c.html0.引言构建SoC系统，毕竟是需要实现PS和PL间的数据交互，而像上一讲那样PL主机与PL从机之间通过AXI4-Lite总线进行交互有点杀鸡用牛刀了。如果PS与PL端进行数据交互，可以直接设计PL端为从机，PS端向PL端的reg写入数据即可，但是对于图像处理等大数据量的数据交互...
zynq pl 发数据给 ps
id_yqduan的博客
05-05 5821
pl端产生的数据信息发送给ps的过程中，踩了不少坑，记录一下；本文几乎没有理论的东西，大部分都是如何在软件上操作，代码是怎么样的，对新手非常友好；因此，大佬可以跳过了；推荐
PYNQ（zynq） PS端+PL端gpio使用 实现软件驱动按键点led灯
qq_35608277的博客
03-13 6383
PS端和PL端是通过AXI总线 AXI AXI4：（For high-performance memory-mapped requirements）主要面向高性能地址映射通信的需求，是面向地址映射的接口，允许最大256轮的数据突发传输。 AXI4-Lite：（For simple, low-throughput memory-mapped communication）是一个轻量级的地址映射单次传输...
ZYNQ学习笔记（三）：PL与PS数据交互—— UART串口+AXI GPIO控制DDS IP核输出实验
weixin_44852755的博客
10-26 5058
一个月没有继续更新是因为入手了一块新的板子——redpitaya。自上一个实验完成后，在罗德频谱仪上观测信号，发现信号质量不够好，毕竟黑金开发板配套的AN108模块，它的ADDA芯片都是8位的，使我们输出DDS信号的SDRF最多是48，所以信号观测起来体验感很差，而火龙果板拥有支持最高125Mhz,14位的ADDA芯片，能很大程度上提供更精确和稳定的模拟信号输出，所以以后的实验就在这块板子上进行~一、设计需求1.学会利用redpitaya板输出波形。
zynqmp pl与ps通过dma数据交互
09-02
Zynq MP SoC 是一种具有可编程逻辑和处理系统的芯片。其中包括了一个硬件加速的DMA（Direct Memory Access）引擎，用于高效地在 PL（Programmable Logic）和 PS（Processing System）之间进行数据交互。 Zynq MP SoC 中的 PS 部分采用 ARM 处理器，而 PL 部分则是可编程逻辑。这两个部分在芯片中有各自的存储器：ARM 处理器使用的是 DDR 存储器，而可编程逻辑使用的是 Block RAM。 在 Zynq MP SoC 中，PL 可以通过 AXI（Advanced eXtensible Interface）总线与 DDR 存储器通信，而 DMA 引擎可以用来加速这一过程。DMA 引擎位于 PS 中，它可以直接访问 DDR 存储器，并将数据传输到或从可编程逻辑中。 为了实现 PL 和 PS 之间的数据交互，需要进行一些配置和编程工作。首先，在 PL 中实现一个逻辑模块，并将其与 DMA 引擎连接。然后，通过编写相应的驱动程序和软件代码，可以在 PS 中配置和控制 DMA 引擎，并在需要的时候启动数据传输。 在数据传输过程中，DMA 引擎将数据从 DDR 存储器传输到可编程逻辑中，或者从可编程逻辑传输回 DDR 存储器。这样，可以实现高速、低延迟的数据交互，并且节省了处理器的负载。 通过使用 Zynq MP SoC 中的 DMA 引擎，可以实现 PL 和 PS 之间的高性能数据交互。这对于许多应用场景，如图像处理、数字信号处理等来说是非常重要的。
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