vivado搭配vscode,让Verilog编程更有趣(包括乱码问题的解决)

本文介绍了如何使用Vivado和VSCode进行Verilog编程,并解决可能出现的乱码问题。首先,需要安装Vivado和VSCode,并将Vivado的默认编译器设置为VSCode。接着,安装必要的VSCode插件,如CTsgs,并调整插件设置。当遇到项目丢失时,只需重新设置编译器路径。对于乱码问题,可以通过修改VSCode设置中的“files.autoGuessEncoding”为true,或者手动更改文件编码格式为GB2312。此外,分享了一些VSCode的实用技巧,如按住Ctrl点击变量跳转定义,以及使用Ctrl+Shift+P快速实例化命令。
摘要由CSDN通过智能技术生成

开始我们的表演

准备工作:

  1. 安装vivado和vscdoe(这两个没有那玩个鬼)
  2. 将vivado中的默认编译器改为vscode(文件路径+code.exe+[file name] -[line number])在这里插入图片描述可以考虑对快捷方式使用文件所在路径快速查找
  3. 安装vscode插件:(不安装也不不是不行,主要是vscode不安装插件确实用着不舒服) 在这里插入图片描述
  4. 在GitHub上下载CTsgs,我选择了图中的最后一个
    在这里插入图片描述
  5. 然后解压,我是扔到了D盘。
  6. 打开扩展设置,进行修改:在这里插入图片描述
  7. 修改荧光笔这两项:
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