Modulsim 仿真 ROM ip核,读不出数据的问题总结

项目场景:

项目中用到ROM的IP核,调用后用Modulsim仿真,一直读不出ROM的数据,非常纳闷,在网上找了好多解决方案,在此总结一下。


问题描述

ROM核地址address一直输出,但q输出一直为零



原因分析:

1、网上说用modulsim SE仿真读ROM数据时,必须得用hex文件,mif文件读不了,个人尝试了一下,仍然无果。

2、网上说用modulsim SE仿真读ROM数据时,最后生成文件时,所有的的.bb\.v等等全都勾选上,尝试后,无果

3、网上说用modulsim SE仿真读ROM数据时,mif文件必须放到与work同意目录下,尝试后,无果。

4、网上说用modulsim SE仿真读ROM数据时,mif文件必须放到与工程文件的同一目录下,且与ip核在同一目录。尝试后,可以读出数据。


解决方案:

今天搞到我2点半,但解决问题后的心情是舒畅的,睡觉了,晚安

  • 5
    点赞
  • 2
    收藏
    觉得还不错? 一键收藏
  • 5
    评论
Vado ROM IP是一种在Xilinx Vivado开发环境中使用的IP,用于实现只存储器(ROM)功能。ROM IP可以从事先存储的数据取信息,并在设计中使用这些数据。该IP可以配置为具有不同的位宽和深度,以满足设计需求。例如,可以使用MATLAB生成的coe文件作为输入,其中包含了不同波形(正弦、方波、三角波)和组合采样文件的数据。 在使用Vivado进行ROM IP设计时,您需要编写仿真文件,其中定义了时钟、复位和数据地址信号,并将ROM IP实例化到仿真设计中。通过仿真文件的代码,您可以验证ROM IP的功能和正确性。 下面是一个关于如何使用Vivado ROM IP的例子,其中包含了时钟、复位和数据地址信号的定义,并将ROM IP实例化到仿真设计中: ```verilog `timescale 1ns / 1ps module tb_rom(); reg sys_clk; reg sys_rst_n; reg [7:0 addra; wire [7:0 douta; // Initialize sys_clk initial begin sys_clk = 1'b1; sys_rst_n <= 1'b0; #20; sys_rst_n <= 1'b1; end // Change sys_clk always #10 sys_clk = ~sys_clk; // Increment addra always @(posedge sys_clk or negedge sys_rst_n) begin if (sys_rst_n == 1'b0) begin addra <= 8'b0; end else if (addra == 8'd255) begin addra <= 8'b0; end else begin addra <= addra + 1'b1; end end // Instantiate ROM IP rom tb_rom( .addra(addra), .douta(douta), .sys_clk(sys_clk) ); endmodule ``` 这是一个简单的仿真文件示例,其中定义了sys_clk时钟信号、sys_rst_n复位信号和addra数据地址信号,并将这些信号与ROM IP实例中的相应端口连接起来。通过仿真文件,您可以验证ROM IP仿真级别中的功能和行为。

“相关推荐”对你有帮助么?

  • 非常没帮助
  • 没帮助
  • 一般
  • 有帮助
  • 非常有帮助
提交
评论 5
添加红包

请填写红包祝福语或标题

红包个数最小为10个

红包金额最低5元

当前余额3.43前往充值 >
需支付:10.00
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明:

1.余额是钱包充值的虚拟货币,按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载,可以购买VIP、付费专栏及课程。

余额充值