@2.verilog-模块及语言要素

最新推荐文章于 2024-07-24 23:22:05 发布
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分类专栏： 硬件编程 文章标签： fpga开发
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本文链接：https://blog.csdn.net/sdl0358/article/details/125499455
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模块的基本概念

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  • 一个Verilog模块的组成
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  • 模块的实例化
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  • 隐式实例化
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    如上：
    C1隐式实例化
    C2显式实例化
    显式实例化可读性强，调用方便

构件例化四个模块在一个大的模块里边？
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在这里插入图片描述如上：wire 模拟导线，

verilog 语言要素

verilog 程序由符号流构成，符号包括：

  • 空白符-white spase
  • 注释-comments
  • 标识符-identifiers
  • 关键字-keywords
  • 空白符
    空白符包括：空格，tab，换行，换页；空白用于区分不同关键字和语法内容，在综合时空白符被忽略
  • 注释
    单行//
    多行：/* */
  • 标识符
    可以是任意一组字母，数字，符号$ _的组合，第一个字符必须是字母或者下划线；
    有一定含义，可被理解
  • 关键字
    关键字不用作为变量或节点名，关键字都是小写的

verilog 值集合与常量

  • 值集合：4种
    0：低电平，逻辑0或逻辑非
    1：高电平，逻辑1或真
    X或x：不确定或未知的逻辑状态
    z或Z：高阻态

注：x=X z=Z,不区分大小写

  • 常量的定义：程序运行种，值不能被改变的量
    主要有3种类型：
    整数：integer
    实数：real
    字符串：string
    整数型常量可被综合，实数型和字符串不可综合

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四、程序架构 | Verilog
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简介 本文将涉及verilog的设计方法，探索使用verilog hdl描述数字电路，探索verilog的语言特性。 内容总结于诚聘英才 > 在线课堂_西安电子科技大学微电子学院 【电子】Verilog硬件描述语言 西安电子科技大学 蔡觉平等主讲_哔哩哔哩_bilibili 语言要素和数据类型 语言要素 空白符：空格符(\b)，制表符(\t)，换行符，换页符 注释符： 单行注释：单行注释以“//”开始 多行注释：多行注释以“/*”开始，到“*/”结束 ...
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04-29 427
Verilog HDL（1）语言要素 2.1、空白符 空白符包括空格符（\b）,制表符（\t）,换行符，换页符。编译和综合时空白符可省略 2.12、注释符：“//”,"/*.....*/"。 2.13、标识符，被命名信号名，模块名，参数名称。它可以是一组字母，数字，$和“__”的组合，区分大小写（VHDL不区分大小写），第一个字符必须是字母或下划线。转义字符，以“\”开头，用于不符合规定...
Verilog语言要素
iSupreme的博客
08-10 733
1.空白符包括空格符（\b）、制表符（\t）、换行符和换页符，在编译和综合是，空白符容易被忽略。 注：加入空白符的目的就是增加程序的易读性！ 2.注释符： 单行注释符：以“//”开始，Verilog忽略从此处到行尾的内容。 多行注释符：多行注释符以/*开始，到/结束。系统自动忽略中间内容。 3.标识符： 在Verilog中标识符被用来命名信号名，模块名，参数名等，它可以是任意一组字母，数字，$符号和下划线符号的组合，应该注意的是，标识符字母是区分大小写的，并且第一个字符必须是字母或者下划线符号。 4.数值：
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