四、程序架构 | Verilog

1.模块化结构：

开发流程

Verilog的基本设计单元是“模块”(block)。

一个模块是由两部分组成的，一部分描述接口，另一部分描述逻辑功能。

注意：定义变量时未声明类型，则默认类型为wire

可综合，则会把Verilog代码(硬件描述语言)转为由门集结构组成的一个电路网表

注：如果不可综合，则可以生成一个测试仿真文件，仿真工具可以识别它

每个Verilog程序包括4个主要的部分：

1.端口定义、2.IO说明、3.内容信号声明、4.功能定义

2.模块调用：

在模块调用时，信号通过模块端口在模块之间传递(俗称：例化)。

注意：模块例化的输出信号必须是wire类型

数码管显示模块：生成的电路图