STA之DRV：其他时序检查

DRV 全称是Design Rule Verification，它还有另外一个名字DRC，也就是Design Rule Constraint。为了与物理上的DRC（Design Rule Check）相区分，通常称为DRV。
在静态时序分析中，建立时间（setup timing）和保持时间（hold timing）是从路径（path）的角度来约束时序，而DRV则主要从节点的角度来约束。
约束主要分成两类：分别是时序和噪声。

DRV主要包含以下检查项目：

data transition：主要检查数据路径节点传输速度

clock transition：主要检查时序路径节点传输速度

data capacitance：主要检查负载大小

Tie fanout：主要检查扇出

min pulse width：主要检查波形的脉冲宽度

min period：主要检查时序单元的最小周期

Illegal cells：主要检查器件类型

SI bottleneck：主要检查严重的串扰延时

Clock SI：主要检查时钟路径上的延时

SI double switch：主要检查噪声对芯片功能的影响

Noise：主要检查噪声的大小