❤❤❤框架：数码管显示模块设计vivado

源程序

module x7seg_4bit(
input clk,
input rst_n,
input [15:0] x,      //等待显示的BCD码
output reg [6:0] a_to_g, //段信号
output reg [3:0] an  //位选信号
);

时钟分频信号产生 5ms变一次的两位二进制数（方法一）

//时钟分频 计数器
reg [20:0] clkdiv;
always @(posedge clk or negedge rst_n)
begin
	if(!rst_n)
		clkdiv<=21'd0;
	else
		clkdiv<=clkdiv+1;
end
//bitcnt: 位扫描信号 0~3循环变化 扫描周期 5.24ms    控制总扫描时间不超过20ms，单个数码管显示时间约为5ms
wire [1:0] bitcnt;</