源代码
module gates(
input a,
input b,
output [5:0]z
);
assign z[5]=a&b;
assign z[4]=~(a&b);
assign z[3]=a|b;
assign z[2]=~(a|b);
assign z[1]=a^b;
assign z[0]=a~^b;
endmodule
仿真代码
module gates_tb;
reg a,b;
wire [5:0]z;
initial begin
a=0;
b=0;
#100;
a=1;
b=0;
#100;
a=0;
b=1;
#100
a=1;
b=1;
#100;
end
gates uut(
.a(a),
.b(b),
.z(z)
);
endmodule
备注:本代码由西安交通大学电气工程及其自动化专业学生使用,如有侵权,联系作者删除。 本代码为西安交通大学学生备忘而用。
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qq:2685783428
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