module x7seg_4bit(
input clk,
input rst_n,
input [7:0] x, //等待显示的BCD码
output reg [6:0] a_to_g, //段信号
output reg [1:0] an //位选信号
);
//时钟分频 计数器
reg [19:0] clkdiv;
always @(posedge clk or negedge rst_n)
begin
if
两位的数码管
最新推荐文章于 2024-05-13 21:25:40 发布
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