两位的数码管

module x7seg_4bit(
input clk,
input rst_n,
input [7:0] x,      //等待显示的BCD码
output reg [6:0] a_to_g, //段信号
output reg [1:0] an  //位选信号
);
//时钟分频 计数器
reg [19:0] clkdiv;
always @(posedge clk or negedge rst_n)
begin
	if