Verilog RTL 代码设计新手上路 所有实验

最新推荐文章于 2024-04-14 16:38:50 发布
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  1.  做一个4选1的mux，并且进行波形仿真 和2选1的mux对比，观察资源消耗的变化。

实验分析：4选1的mux实际上就是在2选1的mux上进行拓展，选用2位的控制信号控制4位输入信号的选择输出。
实验代码设计如下：
在这里插入图片描述
RTL视图如下：
在这里插入图片描述
波形仿真结果如下：
在这里插入图片描述
资源消耗变化如下：
在这里插入图片描述
2选1选择器
在这里插入图片描述
4选1选择器

  1.  编写一个4X4路交叉开关的RTL，然后编译，看RTL View 比较2x2与4x4之间消耗资源的区别。通过对比资源，你有什么结论？

实验分析： 2X2路的交叉开关核心思想就是使用2个输出分别对应1个1位的控制信号，选择该输出哪一个输入信号。根据该思想设计4X4路的交叉开关，则每个输出对应一个2位的控制信号，从四个输入信号中选择一个进行输出，然后并联输出。

实验代码设计如下：
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RTL视图如下：
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波形仿真结果如下：
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资源消耗如下：
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22交叉开关
在这里插入图片描述
44交叉开关
如上图所见，4X4的交叉开关消耗资源成倍的增长了。

  1.  编写一个8输入的优先编码器，然后编译，看RTL View：

实验分析：4输入的优先编码器本质就是一个4位输入的信号对输出进行控制，当对应为输入1时，输出与位数对应的数值，且高位输入控制优先。编写8输入的优先编码器实际上就是对4输入的位数进行一个简单拓展。

实验代码设计如下：
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RTL视图如下：
在这里插入图片描述
波形仿真结果如下：
在这里插入图片描述

  1.  编写一个4－16的译码器，编译；和3－8译码器对比资源开销；看RTL View：

实验分析：3-8译码器即3位输入的2进制值对应相应位置的输出位输出1。编写4-16译码器本质上是对3-8译码器输入、输出位数的一个拓展。

实验代码设计如下：
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RTL视图如下：
在这里插入图片描述
波形仿真结果如下：在这里插入图片描述
资源消耗变化如下：
在这里插入图片描述
3-8译码器
在这里插入图片描述
4-16译码器
如上图所示，在输入多了一位、输出多了八位的情况下，资源消耗几乎多了一倍，与输出位数成正相关。

  1.  （1）把加法器的输出信号改成4比特位宽，编译，波形仿真。观察输出结果，说出输出和输入的对应关系。

（2）把加法器的输入信号改成8比特位宽，编译，波形仿真。观察加法器的输出延迟，和4比特输入位宽的情况对比，你有什么结论，为什么？

实验代码设计如下：
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输出改为4比特
在这里插入图片描述
输入改为8比特
RTL视图如下：
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输出改为4比特
在这里插入图片描述
输入改为8比特
波形仿真如下：
在这里插入图片描述
输出改为4比特
在这里插入图片描述
输入改为8比特

  1.  把加法器的输出信号改成4比特位宽，编译，波形仿真。观察输出结果，观察输出结果在什么时候是正确的？。 把加法器的输入信号改成8比特位宽，编译，波形仿真。观察加法器的输出延迟，和4比特输入位宽的情况对比，你有什么结论，为什么？

实验代码设计如下：
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RTL视图如下：
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波形仿真如下：
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在这里插入图片描述

  1.  不改变流水线的级数，把加法器的输入信号改成8比特位宽，编译，波形仿真，和不带流水线的情况对比一下，你有什么结论？ 在8比特输入位宽的情况下，在输入上再添加一级流水线，观察编译和仿真的结果，你有什么结论？

带流水线的加法器即在加法器的输入与输出都连接了D触发器，有效的减少了组合逻辑的竞争与冒险，从而明显减少了“毛刺”的长度。而流水线的级数越高，毛刺也随之越短，但输出的时延也会相应的对一个时钟周期。

实验代码设计如下：
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RTL视图如下：
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波形仿真如下：
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在这里插入图片描述

  1.  （1）改变乘法器的输入位宽为8比特，编译，波形仿真，观察信号毛刺的时间长度。（2）选一款没有硬件乘法器的FPGA芯片（例如Cyclone EP1C6）对比8比特的乘法器和加法器两者编译之后的资源开销(Logic Cell的数目）（3）编写一个输入和输出都有D触发器的流水线乘法器代码，编译后波形仿真，观察组合逻辑延迟和毛刺的时间，和不带流水线的情况下对比。

实验代码设计如下：
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RTL视图如下：
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波形仿真如下：
在这里插入图片描述
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8输入相较4输入的无符号乘法器“毛刺”时间变短；无硬件乘法器的无符号乘法器“毛刺”时间大大变长；较4输入-8输出无流水线乘法器，带流水线的毛刺时间相较更短，但输出延时更长（多了一个时间周期）。
资源消耗如下：
在这里插入图片描述
在这里插入图片描述
如图所示，无硬件乘法器芯片的无符号乘法器硬件资源消耗非常巨大。

  1.  （1）设计一个最简单的计数器，只有一个CLK输入和一个OVerflow输出，当计数到最大值的时钟周期CLK输出1 （2）设计复杂的计数器，和本例相似，带有多种信号，其中同步清零CLR的优先级最高，使能EN次之，LOAD最低。

实验代码设计：
在这里插入图片描述
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RTL视图如下：
在这里插入图片描述
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波形仿真如下：
在这里插入图片描述
在这里插入图片描述

  1. 设计一个用于识别2进制序列“1011”的状态机 设计一个用于识别2进制序列“1011”的状态机
    （1） 基本要求：电路每个时钟周期输入1比特数据，当捕获到1011的时钟周期，电路输出1，否则输出0；使用序列101011010作为输出的测试序列；（2） 扩展要求：给你的电路添加输入使能端口，只有输入使能EN为1的时钟周期，才从输入的数据端口向内部获取1比特序列数据。

实验代码设计如下：
在这里插入图片描述
基本要求状态机
在这里插入图片描述
带使能信号状态机
状态转移图及表达式如下：
在这里插入图片描述
波形仿真结果如下：
在这里插入图片描述
基本要求状态机
在这里插入图片描述
带使能信号状态机

  1. 设计一个如本节“电路描述”部分的“带加载使能和移位使能的并入串出”的移位寄存器，电路的RTL结构图如“电路描述”部分的RTL结构图所示。

实验代码设计如下：
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RTL视图如下：
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波形仿真如下：
在这里插入图片描述

实验小结：
本次实验通过Verilog代码模拟了各种逻辑组合电路的基本原理。通过例子实验和自主进行的实验可以发现，任何一个复杂的组合电路都可以拆分成许多简单的基本电路，通过熟练这些基本电路的Verilog代码编写，就可以实现各类大型项目的编写，此次实验中共有11个类型的实验。

silence0924
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