【ARMv8/v9 GIC 系列 5 -- GIC GICD_CTRL 使用详细介绍】

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分类专栏： # 【ARMv8/v9 GICv3 GICv4】 文章标签： linux 运维 服务器
于 2024-07-03 22:54:33 首次发布
主公讲ARM
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请阅读【ARM GICv3/v4 实战学习 】

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GICD_CTRL

GICv3（通用中断控制器版本3）是ARM架构下用于管理和处理中断的关键组件之一。它包含了多个寄存器，用于配置和控制中断的行为。其中，GICD_CTLR（Distributor Control Register）是一个非常重要的寄存器，它用于启用中断和亲和性路由设置。
在这里插入图片描述

下面是对GICD_CTLR寄存器中一些关键位的详细介绍：

GICD_CTLR 寄存器结构

GICD_CTLR的格式取决于访问的安全状态以及系统支持的安全状态数量，这由GICD_CTLR.DS指定。当访问为安全状态，在支持两种安全状态的系统中，其结构如下：</

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【ARMv8/v9 GIC 系列 5.1 -- GIC GICD_CTRL Enable 1 of N Wakeup Function】
CodingCos的博客
07-05 539
在传统的中断处理中，当处理器（CPU）被一个中断唤醒后，它需要处理所有挂起的中断。ARM GICv3的"Enable 1 of N Wakeup"功能为高效的中断处理提供了一种机制，允许系统在处理多个挂起的中断时，通过只唤醒处理最高优先级的中断来优化处理器的功耗和性能。如果有多个中断同时挂起，GIC会评估这些中断的优先级，并选择优先级最高的那个中断来唤醒处理器。这意味着，处理器可以被唤醒来处理一个特定的中断，而不是被所有挂起的中断所唤醒。这样可以减少处理器的唤醒次数，节约功耗，并提高处理器的效率。
【ARMv8/v9 GIC 系列 5.5 -- IRQ 和 FIQ中断路由的详细介绍】
CodingCos的博客
07-06 746
在支持亲和性路由（Affinity Routing）的ARM GICv3和GICv4实现中，中断分配到FIQ（快速中断请求）和IRQ（普通中断请求）信号的机制提供了灵活的中断处理策略，进一步细化了中断的安全级别和优先级管理。通过将中断分配给不同的信号（FIQ或IRQ），ARM GICv3和GICv4为系统提供了在不同安全级别和执行状态下有效管理中断的能力。当 Group 0物理中断是当前挂起的最高优先级中断，并且优先级足够时，它总是被标记为一个FIQ（快速中断请求）。
distributor之Distributor Control Register,GICD_CTLR
小小小小的专栏
09-19 1427
GICD_CTLR，相对于di s t ri bu寄存器偏移
distributor之Interrupt Controller Type Register, GICD_TYPER
小小小小的专栏
09-19 1344
GICD_CTLR，相对于distributor基地址偏移0x0，
【GIC】配置GIC
数字IC/FPGA杂货铺，找一找，或许有你想要的~
02-07 1434
Configuring the GIC
【转】ARM GIC中断系列（七）：gicv3架构-two secure state、中断bypass
叫好与叫座虽然不是对立面，但想在同一个作品中达到双重效果很难。
12-18 842
gicv3中，引入了支持2种安全状态（secure state），也就是对于中断，根据secure状态，分为安全中断和非安全中断。当然也可以只支持一种安全状态。。这里的2种安全状态和1种安全状态，主要是影响中断分组，所使用IRQ和FIQ管脚的映射，以及gic中的寄存器访问。
【ARMv8/v9 GIC 系列 2 -- GIC SPI 中断的 enable和 disable 配置】
CodingCos的博客
06-20 1320
在ARMv8架构中，通用中断控制器（GIC）负责管理处理器的中断。为了控制和管理这些中断，GIC提供了一系列寄存器。代表寄存器的索引，根据系统支持的中断数量而变化。例如，如果GIC支持最多1020个中断，那么。假设我们要启用中断ID 68和禁用中断ID 95。是两组关键的寄存器，用于启用和禁用中断。），因为每个寄存器可以控制32个中断。下面代码展示了如何使用C代码实现。寄存器会有32个（从。
【ARMv8/v9 GIC 系列 6 -- 中断优先级详细介绍】
CodingCos的博客
07-07 439
这意味着分配给中断的优先级值越低，该中断的优先级就越高。优先级字段值0始终表示可能的最高中断优先级，而最低优先级值取决于实现的优先级级别数量。寄存器为每个目标PE独立地定义了每个SGI（软件生成的中断）和PPI（每个处理器私有中断）的INTID的中断优先级。硬件实现时可能会保留特定目的的SPI，并为该中断分配固定优先级，这意味着该中断的优先级值是只读的。如果在特定的CPU接口上，多个待处理中断具有相同的优先级，并且具有足够的优先级让接口向PE发信号，则接口选择哪个中断发信号是由实现定义的。
【ARMv8/v9 GIC 系列 2.2 -- GIC SPI 中断的 GICD_ISACTIVER 和 GICD_ICACTIVER 配置】
CodingCos的博客
06-21 1241
是通用中断控制器（GIC）的两组寄存器，它们用于管理特定中断的活动状态。这些寄存器允许软件查询和修改中断是否处于活动状态。表示寄存器索引，根据系统支持的中断数量而变化。例如，如果GIC支持最多1020个SPI（共享外设中断），则。），因为每个寄存器可以控制32个中断的活动状态。在ARMv8/ARMv9 体系结构中，寄存器会有多个（例如从。
【ARMv8/v9 GIC 系列 3 -- GIC 的 类型寄存器 GICD_TYPER】
CodingCos的博客
06-20 1168
GICD_TYPER寄存器，即中断控制器类型寄存器，是ARM GIC（通用中断控制器）中的一个关键寄存器，它提供了关于GIC本身特性的详细信息。寄存器提供了GIC的关键配置信息，使得系统软件可以根据GIC的能力和特性进行有效的中断管理和配置。
Linux 学习记录58(ARM篇)
qq_59004923的博客
07-26 2115
GIC层一共管理288个中断号(ID:0 ~ 287),16个SGIS,16个PPIS,256个SPIS。功能：使能cpu中断。
浅谈OpenHarmony LiteOS-A内核之基础硬件——中断控制器GIC400
weixin_36866336的博客
09-03 721
一、前言OpenAtom OpenHarmony（以下简称“OpenHarmony”）采用多内核架构，支持Linux内核的标准系统、LiteOS-A的小型系统、LiteOS-M的轻量系统。其中LiteOS-A要求设备具备一定的处理能力，对比LiteOS-M，LiteOS-A支持以下特性：(1)MMU支持：通过MMU支持内核...
GICv3软件overview手册之介绍
flyingnosky的专栏
12-27 863
本文档提供了GICv3特性的软件overview，并且描述GICV3中断控制器的操作。它也只是如何在裸机环境下配置GICV3中断控制器的简介。 本文档是ARM通用中断控制器架构手册V3.0和V4.0的简介。它不能代替这两文档。可以查阅这两文档了解更多详细的寄存器和行为。 1. 范围 GICV3允许很多不同的配置和使用。本文档只是作简单的介绍，且为所有使用的子集。它仅描述如下情况： （1）存在两种安全状态； （2）亲和路由在两种安全状态下使能； （3...
GIC源码系列（一）：GIC/ITS框架介绍
叫好与叫座虽然不是对立面，但想在同一个作品中达到双重效果很难。
02-16 1519
对于GICv3，支持LPI中断，可以通过ITS产生LPI中断。GICD，用于SPI中断的分发，它会将外设产生的SPI中断路由给对应的GICRITS，用于LPI中断的产生，它的功能与GICD类似，只不过是针对LPI中断，可以将LPI中断路由给对应的GICRGICR，将收到的中断发往GICC，与GICC一一对应，PPI中断直接发送到GICRGICC，它为CPU接口，在CPU侧，与GICR一一对应，SGI中断由GICC产生。
GICv3/v4-软件概述
shenwanjiang111的专栏
07-26 3581
文章主要是从软件的角度如何理解、使用GICv3/v4架构，以及与GICv2的一些差异。通过学习本文，尤其是当你在基于ARMv8架构的SoC芯片上，开发裸机程序、安全软件、hypervisor和各种操作系统内核的时候，大有裨益。翻译本文的初衷，也是因为前段时间开发了一个基于ARMv8架构的轻量级hypervisor，在开发中断虚拟化的代码时，从头到尾把本文研读了好几遍，并将其翻译成中文。希望能够给大家提供一些学习上的助力。......
arm GIC介绍之二
热门推荐
sunsissy的专栏
06-28 1万+
连接"arm GIC介绍之一"，我们补充对应的GIC 寄存器描述，和主要的用法说明，仅供参考。   3 . GIC_V3 寄存器介绍 我们把完整的图放在这里：   从这里看到，GIC分为3个主要的部分，要完成其作用，而且给用户进行预先配置的方法，GIC就提供了一组寄存器，这些寄存器的设计就是围绕着这些主要的功能来实现的。 3
【ARMv8/v9 GIC 系列 5.4 -- 中断分组与安全及优先级配置】
CodingCos的博客
07-06 497
在这两种状态中，都可以执行用户级别和特权级别的代码，但是在非安全状态下执行的软件只能通过对安全监视器（Secure Monitor）的系统调用来访问安全状态。GIC（通用中断控制器）架构支持与这两种安全状态相关的中断的路由和处理。在多处理器系统中，系统内的一个或多个处理元素（PEs）可能支持仅在安全状态下可用的资源访问，或仅在非安全状态下可用的资源访问。这种灵活的配置允许系统根据需要调整中断处理的优先级分组，使得系统能够更有效地响应不同优先级的中断请求。标志指示GIC是否配置为支持ARMv8-A安全模型。
【GIC】GICv3 基本规则
数字IC/FPGA杂货铺，找一找，或许有你想要的~
01-31 1919
GICv3 fundamentals
【ARM Coresight SOC-600 -- ETF 介绍】
CodingCos的博客
04-09 2706
通过读取这个寄存器，可以读到位于 trace memory 中的数据，数据的位置是由 RRP register 指向的，这种通过寄存器读取trace data 的方式需要处于 CB 模式或者 SWF1模式才能进行。这个寄存器存放了当前应该从哪个地址读取trace data的值，需要注意的是在在开始抓取trace data 的时候需要将这个寄存器的值配置和 RWP 设置一样，通常配置为0。这个寄存器用于配置向 ram 中的哪个地址中写入数据，配置后之后直接向 RWD寄存器中写就可以了。
ARMv8 GICD_CTLR
最新发布
04-02
<think>好的，我需要回答用户关于ARMv8中GICD_CTLR寄存器的功能和用法的问题。首先，我得回顾一下自己对这个寄存器的了解，并结合提供的引用内容来组织答案。 根据用户提供的引用[1]，GICD_CTLR寄存器有几个关键位，比如Enable和ARE_S。Enable位控制整个分发器的开关，而ARE_S则管理安全状态下的中断信号路由方式。此外，用户提到的引用[3]中提到了GICD_CLRSPI_NSR寄存器，这可能与中断清除有关，但当前问题主要关注GICD_CTLR，所以这部分可能暂时不需要深入。 接下来，我需要确保覆盖用户可能关心的功能，比如寄存器的各个位的含义、配置步骤以及使用时需要注意的事项。比如，启用分发器前需要配置好优先级和路由，否则中断可能无法正确处理。同时，ARE_S位的设置影响中断的路由方式，需要根据系统设计来决定是否使用亲和路由。 用户的问题还要求生成相关问题，我需要根据GICD_CTLR的相关内容提出几个相关问题，比如功能扩展、与其他寄存器的关系、常见错误配置等。这些问题应该能够帮助用户进一步理解或排查相关问题。 最后，要确保回答结构清晰，分点说明功能和配置步骤，注意事项部分提醒用户常见陷阱，比如启用顺序和配置依赖。同时，引用用户提供的参考文献，特别是引用[1]和[2]，以增强回答的可信度。 现在，我需要将这些思考整理成一个连贯的中文回答，符合用户要求的格式，并生成相关问题。</think>### ARMv8 GICD_CTLR 寄存器功能与配置说明 #### **功能概述** GICD_CTLR（Distributor Control Register）是 ARMv8 通用中断控制器（GIC）中用于全局控制中断分发行为的核心寄存器[^1]。其核心功能包括： 1. **中断分发使能**：通过 `Enable` 位控制全局中断分发功能。 2. **路由模式配置**：通过 `ARE_S`（Affinity Routing Enable）位设置安全状态下中断的路由方式。 3. **寄存器写入可见性**：通过 `WP`（Write Propagation）状态位指示寄存器写入操作的完成状态[^1]。 #### **关键字段详解** 1. **Enable (Bit 0)** - **功能**：全局使能中断分发功能。当设置为 `0b1` 时，Distributor 开始处理并转发中断请求；设置为 `0b0` 时禁用。 - **注意**：启用前需完成优先级、目标 CPU 等配置，否则可能导致中断丢失[^2]。 2. **ARE_S (Bit 4)** - **功能**：控制安全状态下的中断路由模式。 - `0b0`：使用传统 `GICD_ITARGETSR` 寄存器配置中断目标 CPU。 - `0b1`：启用基于亲和性（Affinity）的中断路由，需结合 `GICD_IROUTER` 寄存器使用。 3. **WP (Bit 31)** - **功能**：指示寄存器写入操作的传播状态。 - `0b0`：写入操作已完成，所有逻辑组件可见。 - `0b1`：写入操作进行中，效果可能未完全传播[^1]。 #### **配置步骤** 1. **初始化配置**： ```c // 禁用中断分发（确保配置过程无中断干扰） GICD_CTLR &= ~(1 << 0); // 配置 ARE_S 路由模式（示例选择传统模式） GICD_CTLR &= ~(1 << 4); // 设置优先级、目标 CPU 等参数（需具体配置 GICD_IPRIORITYn 等寄存器[^2]） configure_interrupt_priority(); // 启用中断分发 GICD_CTLR |= (1 << 0); ``` 2. **运行时检查**： - 在修改寄存器后，需轮询 `WP` 位直至其变为 `0b0`，确保配置生效。 #### **注意事项** 1. **启用顺序依赖**：需在配置完所有中断参数后启用 `Enable` 位，否则中断可能无法正确路由。 2. **安全状态区分**：非安全状态下需操作 `GICD_CTLR.ARE_NS` 位（Bit 5），其功能与 `ARE_S` 类似。 3. **电平敏感中断处理**：修改配置时需结合 `GICD_CLRSPIn_NSR` 等寄存器清除挂起状态[^3]。 --- ###
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