FPGA试题四

1、下列关于亚稳态描述错误的是(D)。
A、电路处于中间状态的时间变长，使得电路“反应”迟钝的现象，叫做亚稳态
B、对于单比特控制信号采用二级触发器缓冲，可以几乎消除亚稳态
C、对于多比特数据可以采用握手的方式来消除亚稳态
D、异步FIFO不能用于解决亚稳态问题
2、下列优化方法中哪两种是提高运行速度(速度优化)方法: (D)。
①流水线设计②资源共享③逻辑优化④串行化⑤寄存器配平⑥关键路径法
A、15
B、23
C、26
D、16
3、在FPGA设计中对时钟的使用错误的是(A)。
A、对时钟进行逻辑操作可增强时钟的稳定性
B、FPGA芯片有固定的时钟路由
C、需要对时钟进行相位移动或变频的时候建议使用FPGA芯片自带的时钟管理器
D、FPGA芯片自带的时钟管理器有减少时钟抖动和偏差的作用
4、基于EDA软件的FPGA/CPLD设计流程为:(A)
A、原理图/HDL文本输入-->功能仿真-->综合-->适配-->时序仿真-->编程下载-->测试。
B、原理图/HDL文本输入-->时序仿真-->综合-->适配-->功能仿真-->编程下载-->测试。
C、原理图/HDL文本输入-->功能仿真-->适配-->综合-->时序仿真-->编程下载-->测试。
D、原理图/HDL文本输入-->功能仿真-->时序仿真-->综合-->适配-->编程下载-->测试。
5、大规模可编程器件主要有CPLD和FPGA两类，下面对FPGA结构与工作原理描述中，正确的是(C)
A、FPGA全称为复杂可编程逻辑器件
B、FPGA是基于哈佛结构的可编程逻辑器件
C、基于SRAM的FPGA器件，每次上电后必须进行一次配置
D、在Intel公司生产的器件中，MAX7