STA：时序检查 - reg2output型

作STA要分析的时序路径四种中的一种，可看作是reg2reg的变种。详见STA：时序检查

---

3. reg2output

第三种是发起触发器在设计内部，捕获触发器在设计外部。此时STA是针对设计外部的UFF1进行的。

发起触发器到捕获触发器路径如下：

参数定义：

● $T_{clk2UFF0}$：上升沿从时钟CLKQ传输到UFF0的CK引脚的时钟树延迟。

时钟树综合之前，该值通过下方SDC指定

set_clock_latency 0.8 [get_clocks CLKQ]

综合之后，则会根据综合后实际的线路计算延迟。

如果还存在时钟缓冲器（CKBUF），则会根据CKBUF的输入过渡时间（即CLKM的过渡时间）和CKBUF的输出负载计算CKBUF的延迟。其中CLKM的过渡时间同过下方SDC指定

set_clock_transition -rise 0.3 [get_clocks CLKQ]
set_clock_transition -fall 0.45 [get_clocks CLKQ]

CKBUF的输出负载则通过标准单元库的SDF指定。

● $T_{CK2Q}^{UFF0}$：数据从UFF0的D引脚到Q引脚的传播延迟

取决于标准单元库触发器的SDF描述。

● $T_{UFF02OUTB}$：数据从UFF0的Q引脚到达设计端口OUTB的延迟

取决于组合逻辑，组合逻辑延迟通过标准单元库的SDF指定。

● $T_{OUTB2UFF1}$：数据从设计端口OUTB输出至外部触发器UFF1的D引脚的延迟

● $T_{clk2OUTC}$：上升沿从时钟CLKQ传输到设计端口OUTC的延迟

该值确定方法与$T_{clk2UFF0}$一致。

● $T_{OUTC2UFF1}$：时钟CLKQ上升沿通过设计端口OUTC传输到触发器UFF1的延迟

● $T_{clk}$：时钟CLKM周期，该值通过下方SDC指定

create_clock -period 10 [get_ports CLKM]

● $T_{setup\_uncertain}$：时钟CLKM建立时间不确定度，即预期时钟沿提前一段时间。

该值通过下方SDC指定

set_clock_uncertainty -setup 0.3 [get_clocks CLKM]

● $T_{setup\_uncertain}$：时钟CLKM保持时间不确定度，即预期时钟沿延后一段时间。

该值通过下方SDC指定

set_clock_uncertainty -hold 0.4 [get_clocks CLKM]

● $T_{setup}^{UFF1}$：UFF1的建立时间。

● $T_{output}^{UFF1}$：外部时序约束。OUTB到UFF1/D端组合逻辑延迟与OUTC到UFF1/CK端组合逻辑延迟的差，再加上UFF1的建立时间，即$T_{output}^{UFF1}=T_{OUTB2UFF1}-T_{OUTC2UFF1}+T_{setup}^{UFF1}/-T_{hold}^{UFF1}$

可通过如下SDC指定

# 最长路径，用于建立时间检查
set_output_delay -clock CLKQ -max 2 [ get_ports OUTB]

# 最短路径，用于保持时间检查
set_output_delay -clock CLKQ -min 1.5 [ get_ports OUTB]

● $T_{setup\_slack}^{UFF02UFF1}$：路径UFF0-UFF1的建立时间裕度。为待计算量，大于零表示建立时间满足。

● $T_{hold}^{UFF1}$：UFF1的保持时间。

● $T_{hold\_slack}^{UFF02UFF1}$：路径UFF0-UFF1的保持时间裕度

3.1. 建立时间$T_{setup}$检查

对捕获触发器UFF1进行STA

● 数据实际到达UFF1/D端的时间（Arrival Time）：$T_{clk2UFF0}+T_{CK2Q}^{UFF0}+T_{UFF02OUTB}+T_{OUTB2UFF1}$

reg2reg型中的Arrival Time为$T_{clk2UFF0}+T_{CK2Q}^{UFF0}+T_{UFF02UFF1}$，与reg2output型中的Arrival Time等价

● UFF1/D端新信号需要到达的时间（Required Time）：$T_{clk}-T_{setup\_uncertain}+T_{clk2OUTC}+T_{OUTC2UFF1}-T_{setup}^{UFF1}$

reg2reg型中的Required Time为$T_{clk}-T_{setup\_uncertain}+T_{clk2UFF1}-T_{setup}^{UFF1}$，与reg2output型中的Required Time等价

所以路径UFF0-UFF1中UFF1的建立时间裕度为：

$$\begin{gathered} 0<T_{setup\_slack}^{UFF02UFF1}=RequiredTime-ArrivalTime \\ =(T_{clk}-T_{setup\_uncertain}+T_{clk2OUTC}+T_{OUTC2UFF1}-T_{setup}^{UFF1})-(T_{clk2UFF0}+T_{CK2Q}^{UFF0}+T_{UFF02OUTB}+T_{OUTB2UFF1}) \\ =(T_{clk}-T_{setup\_uncertain}+T_{clk2OUTC})-(T_{clk2UFF0}+T_{CK2Q}^{UFF0}+T_{UFF02OUTB})-T_{output}^{UFF1} \\ \text{\hspace{1em}(3.1)} \end{gathered}$$

其中，$T_{setup\_slack}^{UFF02UFF1}$为正说明时序检查通过。

3.2. 保持时间$T_{hold}$检查

对捕获触发器UFF1进行STA

● UFF1/D端旧数据实际被更新的时间（Arrival Time）：$T_{clk}+T_{hold\_uncertain}+T_{clk2UFF0}+T_{CK2Q}^{UFF0}+T_{UFF02OUTB}+T_{OUTB2UFF1}$

reg2reg型中的Arrival Time为$T_{clk}+T_{hold\_uncertain}+T_{clk2UFF0}+T_{CK2Q}^{UFF0}+T_{UFF02UFF1}$，与input2reg型中的Arrival Time等价
UFF1/D端旧数据实际被更新的时间 就等价于 新数据实际到达UFF1/D端的时间

● UFF1/D端旧数据应该更新的时间（Required Time）：$T_{clk}+T_{hold\_uncertain}+T_{clk2OUTC}+T_{OUTC2UFF1}+T_{hold}^{UFF1}$

reg2reg型中的Required Time为$T_{clk}+T_{hold\_uncertain}+T_{clk2UFF1}+T_{hold}^{UFF1}$，与input2reg型中的Required Time等价

所以路径UFF0-UFF1中UFF1的保持时间裕度为：

$$\begin{gathered} 0<T_{hold\_slack}^{UFF02UFF1}=ArrivalTime-RequiredTime \\ =(T_{clk2UFF0}+T_{CK2Q}^{UFF0}+T_{UFF02OUTB}+T_{OUTB2UFF1})-(T_{clk2OUTC}+T_{OUTC2UFF1}+T_{hold}^{UFF1}) \\ =(T_{clk2UFF0}+T_{CK2Q}^{UFF0}+T_{UFF02OUTB})-T_{clk2OUTC}+T_{output}^{UFF1} \\ \text{\hspace{1em}(3.2)} \end{gathered}$$

其中，$T_{hold\_slack}^{UFF02UFF1}$为正说明时序检查通过。可以看出保持时间裕度与时钟周期无关。