7 Series Devices Memory Interface Solution - Memory Controller Block

继续介绍Vivado的Memory Interface Generator（MIG）IP核中Memory Controller Block部分内容

ug586 - Zynq-7000 Soc and 7 Series Devices Memory Interface Solution v4.2 User Guide

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通过Native Interface接口将来自User Interface Block的请求存入一个逻辑队列中，这些请求可以重新排列以优化吞吐和延迟。再通过MC/PHY Interface接口与PHY层交互。

该模块对应于源码的<component_name>_mc.v

1. Block Diagram

模块框图如下，主要由4个部分组成：bank machines、rank machines、column machines和arbitration block

1.1. Bank Machines

一般来说一个bank machine对应DDR内的一个bank，当然也可以为了减少布线面积不用这样一一对应。当正在处理请求时，相应的bank machine就会被占用。每个bank machine都会关联一个指令队列，该队列会产生行指令和列指令并传给DDR，当请求处理完成后，该bank machines就会空闲接受下一个请求。注意每次访问DDR只能激活一个bank。

一个bank mach