[UVM源代码研究] 我们在使用UVM寄存器模型内建的sequence检查寄存器时UVM源代码都执行了些啥?

[UVM源代码研究] 我们在使用UVM寄存器模型内建的sequence检查寄存器时UVM源代码都执行了些啥?

UVM源代码为我们提供了以下built-in的sequence,方便我们快速的验证一些通用的寄存器功能(比如reset值(uvm_reg_hw_reset_seq)、每个寄存器的各个bit位的读写功能(uvm_reg_bit_bash_seq))
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本文将以uvm_reg_hw_reset_seq为例介绍下这类内建sequence的典型应用场景以及相关的注意事项

我们实际使用时如下图所示
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这四行代码分别对应着该内建sequence的声明、创建、寄存器模型关联以及启动,sequence的启动一定要放在某个task phase中,其他三步可以放在之前的任何地方。

我们这里有两点疑问:

  1. 执行这个hw_reset的过程是否uvm源代码是否会执行reset操作

  2. seq的启动传递的参数为什么是null?是否可以换成对应的sequencer?

这两个问题都可以查看该uvm_reg_hw_reset_seq的内部代码得到答案
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我们首先来看下uvm_reg_hw_reset_seq中的一个空的virtual task reset_blk的描述。由此我们可以获得上面第一个问题的答案,uvm源代码中的uvm_reg_hw_reset_seq是不会主动帮你去对DUT做reset的,但是它预留了一个hook任务reset_blk,我们可以通过从uvm_reg_hw_reset_seq继承的sequence来override这个任务来实现将reset DUT的工作集成到uvm_reg_hw_reset_seq中,调用reset_blk就在该sequence的执行主体body中完成
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上图中红色框预留了对DUT的reset处理任务,绿色框对寄存器模型进行了reset,蓝色框则是执行该hw_reset检查的主体代码。
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这里又涉及到了另一个知识点,就是当我们用内建sequence检查寄存器时,如果我们有些寄存器想跳过检查,可以使用如下方法
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我们不仅可以对某一个具体的寄存器做排除,还可以对整个reg_block做排除,而uvm_reg_hw_reset_seq中检查是否被排除的代码分别是93-99(检查reg_block是否被排除)和128-131(检查具体的reg是否被排除),进一步追踪这个get_by_name()函数我们可以知道UVM源代码仅仅关系这个NO_REG_TESTS或者NO_REG_HW_RESET_TEST是否用uvm_resourece_db#(bit)::set过,至于set的值是0还是1,结果都是一样的
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另外一点,NO_REG_TESTS和NO_REG_HW_RESET_TEST区别在于前者针对所有的内建sequence都排除,而NO_REG_HW_RESET_TEST仅仅针对的是uvm_reg_hw_reset_seq这一单一sequence,又比如uvm_reg_bit_bash_seq使用的是NO_REG_BIT_BASH_TEST
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由于内建sequence的启动是可以出现在任意task phase的任何地方的,所以我们只需要在执行sequence启动前的任何地方执行uvm_resourece_db#(bit)::set就行了。

过上面这些代码截图,我们可以发现其实这些内建sequence本质上并没有放到某个具体的sequencer执行,它只是用了sequence执行时调用body()的机制而已,因而我们传递任何的参数给sequence的start()只需要满足参数类型需求就行了,具体传递的值是多少并不重要,因为根本不会用。uvm_sequence_base中的start任务原型如下
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因而我们传递给start的参数只要是uvm_sequencer_base类型或者它的子类或者null就可以了。

这里还有一个有趣的现象,就是我们一旦通过uvm_resourece_db#(bit)::set之后就无法unset了,也就是当我们跑某个sequence把相应的寄存器排除了之后,后面是没法跑同样的sequence来取消排除的,除非把这个全局变量的set从uvm_resource_db中删除掉,那这样一个"unset"的过程需要怎么做呢?

查看了uvm_resource[_db]相关的源代码,并没有发现有类似"unset"这种方法来清空set的内容,我们看下set里的代码
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所以我们set相当于就是往联合数组rtab[]里添加新的内容,但是rtab添加的内容如何删除并没有提供算法来进行处理,这里就不做讨论了。

总结

本文讨论了寄存器模型内建sequence的相关议题,主要以uvm_reg_hw_reset_seq作为切入点讨论了内建sequence的使用方法,带着文初提出的两点疑问将uvm源代码中相关的内容简单的过了一遍,顺带还对uvm_resource_db的相关内容进行了引深,后续我们还会就uvm_resource_db以及uvm_config_db的使用问题专门展开讨论。

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UVM,如果不使用寄存器模型,可以通过使用UVM提供的其他功能来扫描寄存器。一种常见的方法是使用UVM提供的register_sequence来实现寄存器的扫描操作。 首先,你需要创建一个继承自uvm_sequence类的自定义sequence类,用于定义寄存器扫描的操作序列。在这个自定义sequence,你可以使用UVM提供的register_sequence_item类来定义每个寄存器的扫描操作。 接下来,在你的测试,你需要创建一个继承自uvm_test类的自定义test类,并在其实例化你之前定义的自定义sequence类。然后,你可以在test的run_phase使用uvm_do_with方法来执行寄存器扫描操作。 下面是一个示例代码,演示了如何在UVM实现寄存器的扫描操作: ```systemverilog class my_register_sequence extends uvm_sequence #(uvm_sequence_item); `uvm_object_utils(my_register_sequence) virtual task body(); // 定义寄存器扫描操作 my_register_sequence_item scan_item; scan_item.operation = SCAN; scan_item.address = 0; // 设置寄存器地址 scan_item.data = 0; // 设置扫描数据 // 执行寄存器扫描操作 uvm_do_with(scan_item, {repeat = 10;}); endtask endclass class my_test extends uvm_test; `uvm_component_utils(my_test) my_register_sequence reg_sequence; function new(string name, uvm_component parent); super.new(name, parent); reg_sequence = my_register_sequence::type_id::create("reg_sequence"); endfunction virtual task run_phase(uvm_phase phase); // 执行寄存器扫描操作 reg_sequence.start(null); reg_sequence.wait_for_sequence_state(UVM_FINISHED); endtask endclass // 在你的测试环境实例化my_test类,并运行测试 initial begin my_test test = my_test::type_id::create("test"); run_test("test"); end ``` 通过以上代码,你可以在UVM实现寄存器的扫描操作,而不使用寄存器模型

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