AXI-DMA 连接pl与ps时，丢数

最新推荐文章于 2024-06-28 17:37:16 发布
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分类专栏： dma 文章标签： fpga开发 DMA PL-PS
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本文链接：https://blog.csdn.net/swang_shan/article/details/124715506
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在PL与PS间进行数据传输时遇到丢数问题，表现为开始时数据丢失，后续传输恢复正常。通过深入调查，发现问题根源在于blockdesign中DMA-IP-Core的tready信号被连接到ILA进行外部观测，移除该信号的外部pin后，数据传输恢复正常。这表明ILA对信号的观察可能干扰了正常的DMA传输过程。
摘要由CSDN通过智能技术生成

PL给ps侧传输数据时，出现丢数的现象，现象如下图：一般刚开始不久后丢一部分数，后续数据正常。

经过多日排查，发现此问题是在block design中将dma-ip-core的tready信号拉到ila中观测导致的，将此信号的external pin删除，信号传输正常，无问题。

 

swang_shan
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ZYNQ DMA实现PS与PL间数据传输通信
wangjie36的博客
06-23 1万+
一，PS到PL的数据传输流程: 1，传输过程 （1）、向PL端查询剩余数据存储长度（以byte为单位）； （2）、通过写寄存器设置PL端DMA数据传输开始地址； （3）、通过写寄存器设置PL端DMA数据传输长度（以byte为单位）； （4）、通过写寄存器启动PL端DMA传输； （5）、通过读寄存器查询PL端DMA是否完成数据传输； 在SDK PS端代码： PS（ARM）端驱动代码如下： #define WRITE_SPACE_REG 0x84000004 #define ps2pl_
DMA环路测试
qq_37719487的博客
02-02 1724
转载：原博客 利用HP接口实现DDR—DMA—FIFO—DMA—DDR 的数据传输过程（DMA是simple模式，中断实现） DMA IP核三种模式：更多实例可参考项目system.mss中的demo。 simple模式：支持轮询和中断两种方式。 SG模式：支持多通道同时传输；能够将CPU解耦。 Micro DMA模式 涉及到高速数据传输时，DMA就显得非常重要了。本文的DMA主要是对PL侧的AXI DMA核进行介绍（不涉及PS侧的DMA控制器）。AXI DMA的用法基本是：PS通过AXI-lit
zynq踩坑日记1 AXIDMA传输问题
最新发布
qq_62884297的博客
06-28 562
在没有任何设置的情况下（即，在编程运行之前），AXI DMA 将拉取 s_axis_s2mm_tready 信号在接收四节流数据后为低电平。这将限制 输入数据流。DMA在初始化后TREADY信号一直拉高直到接收到4个时钟的数据，然后再启动DMA传输，解决办法是，在ADC IP核的计数值每次遇到TREADY信号后置零，保证每次DMA发送请求过来数据正常。在使用AXIDMA采集自定义ADC IP数据时候，捕获信号时候发现，DMA总是多要了4个时钟的数据，在经历三天的加班后，查阅文档发现一句话，
Zynq-linux PL与PS通过DMA数据交互
热门推荐
天使之猜的博客
10-04 1万+
一、目标 在米尔科技的z-turn板上，采用AXI DMA 实现zynq的PS与PL数据交互。 二、分析 ①PS数据传PL 驱动中的测试程序中给出一堆数据，通过DMA传输到AXI4-Stream Data FIFO ,PL端从DATA FIFO中把数据读出来。 ②PL数据传PS 将PS传入PL的数据回传，在PS端显示出数据，最后将数据乘2再送入DMA。 ③PL端代码思路 1）读数据 在加上DATA...
Zedboard通过DMA方式实现PL和PS端通信—矩阵乘加速
qq_37719487的博客
01-26 1396
[具体操作步骤可以参考前一篇文章](https://blog.csdn.net/qq_37719487/article/details/112983308) 一、Overview Zedboard开发板包含两部分PS和PL，PS部分包含双核ARM处理器，PL部分是FPGA编程逻辑。本文利用DMA传输方式实现两部分的交互。架构图如下所示，左侧是PS端（Processing System），右端是PL端（Programmable Logic）。控制信号是通过PS端的GP0接口与...
米联客------DMA PL发送数据到PS----学习心得
新手开车123的博客
12-02 2225
今天学习了米联客的DMA第二课时，写个博客记录一下学习心得，防止以后忘记。 这一章的硬件工程是在上一章的基础上添加几个新的IP重新生成的。其实只新添加了一个IP,就是DATE FIFO这个IP,并且整个工程的IP配置也做了变化。变化如下： 1. 新添加了一个FIFO，原先的FIFO用作PL端数据的输入，并且改为了异步时钟（没有明白这里异步时钟的作用），还将数据位宽设为16bit也就是2个byt...
AXI-DMA SG模式下接收数据不连续的问题
DSP小胖的博客
08-30 2558
在调试AXI-DMA SG接收链路时，发现PS端配置的BD buffer的大小超过PL端配置的packet长度时，在status中读取的实际在AXI-Stream中发送的数据的长度就是一个packet的长度 如： PS端配置的BD buffer为4096，PL端配置一个packet的长度为2048，读取status的值为0x8c000800，control len ...
AXI-HP-ZYNQ.rar_DMA axi_ddr_vivado_zynq axi dma_zynq ps pl
07-15
高性能（HP）AXI接口是Zynq-7000 SoC中PS与PL之间数据传输的主要通道，支持高性能的DDR3/4内存访问和其他外设连接。AXI协议是Advanced eXtensible Interface的一种变体，设计用于高带宽、低延迟的数据传输。 3. **...
ZYNQ开发（2）在Linux系统层上PL-PS通过AXI-DMA传输数据详细步骤及注意事项
aizaiyueye的专栏
05-29 2150
参考的网络资料 https://github.com/bperez77/xilinx_axidma/tree/master https://gitlab.gnome.org/HosseinBeheshti/UlteraZed7EV/-/tree/master/petalinux/xilinx_axidma https://www.icode9.com/content-3-925319.html https://blog.csdn.net/weixin_38218267/article/details/1
ZedBoard-Linux-pl-ps单个dma回环测试成功.rar
08-02
《ZYNQ7000平台 - Linux环境下pl-ps使用AXI-DMA进行数据传输》这篇文章对应的工程资源“ZedBoard-Linux-pl-ps单个dma回环测试成功.rar”是针对赛灵思ZYNQ7000系列SoC的一个实践教程。ZYNQ7000是Xilinx公司推出的一种...
PL端的数据通过DMA传到PS端，每次传输数据的位宽为64bit，深度为2048.
03-05
1、数据传输没有遗漏，PL端的数据和PS端的数据一致。
xilinx_axidma-master.zip
05-16
zynq板PS跟PL交互 DMA驱动源文件，petalinux工程移植DMA驱动源文件
xilinx_axidma-master.rar_ZYNQ7000_axidma_chrdev_axidma测试_xilinx
07-15
axidma_chrdev是AXI DMA的字符设备驱动，它实现了用户空间应用程序与内核驱动之间的通信接口。开发者需要编写驱动代码，注册设备节点，设置中断处理程序，并处理用户空间的读写请求。 1. 设备注册：驱动程序需要在...
zedboard-axi-dma-master
02-25
标题中的"zedboard-axi-dma-master"指的是一个基于ZedBoard开发平台，利用AXI DMA（Advanced eXtensible Interface Direct Memory Access）模块进行数据传输的项目。ZedBoard是一款基于Xilinx Zynq-7000 All ...
复旦微ZYNQ SOC AXI_DMA数据传输
wangjie36的博客
12-05 3398
国产复旦微SOC平台的应用尚未普及，在ARM CONTEX A7+FPGA架构（PS+PL架构）中，CPU与FPGA通过AXI总线协议进行数据传输，小批量数据可以通过AXI_lite进行交互，大容量的数据需要采AXI_stream协议。 一，AXI总线简介 复旦微采用四核APU，GP总线接口和HP总线接口带宽支持64位。AXI_DMA可将在数据搬运工作中不占CPU资源，为内存AXI4_Stream外设之间提供高带宽的直接存储访问，大大提高数据传输效率。AXI协议提供单一的接口定义，能用在下述三种接口..
STM32F1X RS485使用DMA发送丢失数据的处理方法。
位文杰的博客
02-20 861
本次记录为采用485串口发送数据，发送模式是循环检测串口数据寄存器为空（TXE）和发送完成标志位（TC）。DMA发送串口方式按照以上程序编译运行时，发现装置每次发送一帧报文都不完整，总是缺少2个字节且最后一个字节为0xff。根据本人的猜想，应该是数据还没来及发送出去就使能了485接收，导致数据发送不完整，随后又上网查看了类型问题，终于查到说进入DMA发送完成中断以后，还要延时2-4ms等待串口数据完全发送出去才使能485接收。按照以上的结论修改了DMA发送完成中断函数，如下。
【Vitis】由缓存导致DMA读写数据不一致的解决办法
wjh776a68的博客
04-06 1588
参考的博客： https://blog.csdn.net/weixin_38712697/article/details/99693531?utm_source=app&app_version=4.9.0&code=app_1562916241&uLinkId=usr1mkqgl919blen https://blog.csdn.net/qq_40268672/article/details/117953102?spm=1001.2101.3001.6650.9&utm_m
ZYNQ AXI DMA调试细节
gouqu5156的博客
06-12 3895
--------------------- 已经征得作者同意 作者：同年纪_ 来源：CSDN 原文：https://blog.csdn.net/q774318039a/article/details/88377135 版权声明：本文为博主原创文章，转载请附上博文链接！ --------------------- 其他介绍部分省略，摘抄部分内容如下：（要了解更多详情，请参考原文...
s03_ch02_axi_dma pl 发送数据到 ps
07-27
s03_ch02_axi_dma pl 是一个用于数据传输的IP核，在PL（可编程逻辑）部分上。它具有DMA（直接存储器访问）功能，可以实现高效的数据传输。 发送数据到PS（处理器系统）的过程如下： 1. 首先，在PL中配置和初始化 s03_ch02_axi_dma pl 模块。这包括设置传输模式和传输通道等参数。 2. 将要发送的数据存储在PL的内存中。这可以通过在PL中的内存单元中写入数据来实现。 3. 通过 s03_ch02_axi_dma pl 模块的控制接口，设置数据传输的源地址和目标地址。源地址是从 PL 的内存中选择数据，目标地址是 PS 的内存地址，其中数据将被发送到。 4. 启动 s03_ch02_axi_dma pl 模块开始数据传输。一旦传输开始，它将自动从源地址中读取数据，并将其传输到指定的目标地址中。 5. 当数据传输完成后， s03_ch02_axi_dma pl 模块会生成一个中断信号，通知处理器系统传输已经完成。 通过上述步骤，s03_ch02_axi_dma pl 可以将数据从PL中的内存传输到PS中的内存。这样，处理器系统可以使用这些数据进行进一步的处理和分析。同时，由于使用DMA传输，它可以高效地完成数据传输，提高系统性能。
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