时间如流水，不会再重来——Clock Tree Debugger（二）

接着上文，继续介绍Clock Tree Debugger~~

Visibility

该菜单主要控制Clock tree viewer上的显示类型，如下图所示：

Cell type控制Clock tree viewer上应该显示的cell单元，有下列子菜单，去掉选项前面的勾就会取消clock tree viewer上对该项目的显示

Pin type控制Clock tree viewer上应该显示的pin类型

    Implicit stop pin: 默认的stop pin

    Implicit ignore pin: 默认的ignore pin

Power Domain:控制应该显示哪个Power domain里的clock cell显示

Logical hierarchy: 控制应该显示哪个module里的clock cell显示

Block hierarchy：控制显示哪个子module里的clock cell显示

Skew group：控制显示哪个skew group的信息

Clock tree: 控制显示哪个clock tree的信息

Signal edge:  控制显示哪些信号边沿的信息

对net来说，显示propagated到该条net的clock信号在setup check时是上升沿还是下降沿。

对cell来说，显示该cell是以下几种情况：

Root: clock root cell

Non-unate: 输出无法由输入单独决定的cell，比如与门

Simple: 输出输入信号变化一致的cell，比如buffer

Invert：输出信号与输入相反的cell，比如inverter

Net type: 控制显示哪种类型的net, 有top, trunk或者leaf

Constraints：控制显示一些don't touch, unbufferable clock nets等

Timing windows：控制显示clock sink的constraint window, 该sink可以在window中delay或者advance,如下图中的绿色波纹线所示：

 

Delays: 控制显示哪种类型的delay，分为以下四种：

Gate delay：显示clock tree上clock cell的delay

Wire delay: 显示clock tree上具体wire的delay, gate delay和wire delay的示意图如下：