FPGA入门：基本时序元件

1、基础D触发器
always表述D触发器

module DFF1(CLK,D,Q);
    input CLK,D;
    output Q;
    reg Q;
    always@(posedge CLK)
        Q <= D;
endmodule

posedge CLK时钟边沿敏感表述，negsedge CLK为下降沿敏感，CLK为电平敏感。
当输入的时钟信号CLK发生一个上升沿时，启动过程语句，将D送往输出信号Q。

2、异步复位D触发器
（1）always语句表述

module DFF1_1(D,CLK,RST,Q);
    input D,CLK,RST;
    output Q;
    reg Q;
    always@(posedge CLK,negsedge RST)
        begin
            if(!RST) Q<=0;
            else     Q<=