FPGA入门1：半加器,多路选择器Verilog描述

1、半加器
Verilog描述:

module h_adder(A,B,SO,CO) ;
	input A,B;
	output SO,CO;
	assign SO = A ^ B ;
	assign CO = A & B ;
endmodule

assign并行语句，同时执行，与语句的前后顺序无关
Verilog规定所有关键词必须小写

2、多路选择器 （1）always语句

module MUX41a(a,b,c,d,s1,s0,y) ;
	input   a,b,c,d,s1,s0;
	output     y;
	reg    y;
	always@(a or b or c or d or s1 or s0)
		begin : MUX41a     //块语句开始
			case({s1,s0})
				2'b00: y<=a;
				2'b01: y<=b;
				2'b10: y<=c;
				2'b11: y<=d;
				default: y<=a;
			endcase
		end
endmodule

reg型变量用于定义特定类型的变量（寄存器型变量），只用于always过程语句中
wire网线型用于assign引导的幅值语句

任何变量可能有4种不同的逻辑状态：

• 0
• 1
• z或Z （高阻态）
• x或X （不确定）

符号" <= “是赋值符号，只能英语顺序语句（always）,” = "只能用在assign引导的并行语句中。

（2）a