FPGA笔试题目总结_Fighting_FPGA的博客-CSDN博客

FPGA笔试题目总结

文章平均质量分 91

自己的FPGA基础知识笔记以及面试中经常问到的问题

文章数：18 文章阅读量：108423 文章收藏量：1592

作者: Fighting_FPGA

FPGA图像处理笔记，太难了，我真不会！

展开

单bit脉冲信号跨时钟域处理——展宽信号 + 握手协议

展宽信号、打拍、握手协议

原创 2022-08-15 15:21:21 · 8843 阅读 · 7 评论
FPGA岗的面经总结

面经

原创 2022-08-02 11:57:46 · 1933 阅读 · 2 评论
数字IC笔面试（一）——联发科提前批笔试题记录

复盘复盘复盘

原创 2022-07-13 18:13:03 · 3158 阅读 · 9 评论
FIFO(二) —— 手写同步和异步FIFO

同步和异步FIFO设计

原创 2022-06-16 16:27:55 · 2673 阅读 · 4 评论
FPGA中亚稳态、异步信号处理、建立和保持时间违例及题目合集

熟练掌握STA

原创 2022-06-14 19:59:42 · 7806 阅读 · 2 评论
FPGA面试题目笔记（五）—— 代码覆盖率、BCD码、带宽

对大佬题目进行学习记录。fork… join_none 在testbench中的延时作用

原创 2022-06-12 12:22:22 · 11141 阅读 · 2 评论
FPGA设计中提高工作频率及降低功耗题目合集

降低工作电路延时

原创 2022-06-10 16:37:18 · 5233 阅读 · 1 评论
FIFO最小深度计算的题目合集

根据突发长度算FIFO深度

原创 2022-06-09 16:44:05 · 3299 阅读 · 0 评论
FPGA面试题目笔记（四）—— 序列检测器、跨时钟域中的格雷码、乒乓操作、降低静动态损耗、定点化无损误差、恢复时间和移除时间

时钟周期、有效 / 固有建立时间和保持时间、恢复时间和移除时间、峰值损耗和SRAM损耗、随机函数、存储器的地址线和数据总线

原创 2022-06-02 16:10:36 · 2716 阅读 · 0 评论
FPGA面试题目笔记（三）——跨时钟域中握手信号同步的实现、任意分频、进制转换、RAM存储器等、原码反码和补码

根据电路图描述波形、状态机与格雷码、跨时钟域数据传递的基本方法、串口发送数据、JK触发器、时序约束的概念和基本策略

原创 2022-05-30 16:52:53 · 3137 阅读 · 0 评论
FPGA面试题目笔记（二）——同步异步D触发器、静动态时序分析、分频设计、Retiming

二选一多路器实现实现异或。LUT 。寄存器锁存器，为什么多用寄存器，行为级描述中锁存器如何产生。 D触发器实现2倍分频。高阻态。`include和条件编译。行为级和RTL级。

原创 2022-05-24 16:53:37 · 5436 阅读 · 0 评论
FPGA面试题目笔记（一）——FPGA开发流程、亚稳态和竞争冒险、建立保持时间、异步FIFO深度等

同步异步电路、同步异步复位、时钟偏移和抖动、最小工作周期计算、触发器锁存器

原创 2022-05-23 19:37:57 · 12433 阅读 · 4 评论
FPGA中浮点数的定点化处理技术及高斯模板定点化处理方法

定点化处理

原创 2022-04-27 13:40:22 · 4173 阅读 · 0 评论
verilog基础运算——拼接运算、全加器、阻塞与非阻塞、D触发器、移位寄存器、8-3编码器、3-8解码器等

三人表决器、半加器

原创 2021-03-30 09:42:50 · 4565 阅读 · 0 评论
FPGA基础学习总结（二）——内部数据传输模型以及静态时序分析

掌握亚稳态问题的分析与解决方式。了解建立时间、保持时间，寄存器内部延迟，建立时间裕量等。

原创 2021-03-16 10:14:48 · 2327 阅读 · 2 评论
FPGA基础学习总结（一）——数字系统和FPGA（基本结构、组合时序逻辑、Verilog、避免锁存器生成、可综合与不可综合、流水线结构、查找表、降低FPGA功耗）

提高FPGA设计电路的工作频率、实现数字电路设计的几种方法对比（ASIC、微处理器、FPGA），FPGA基本结构特点

原创 2021-02-19 08:44:37 · 7863 阅读 · 1 评论
FPGA基础学习总结（三）—— 异步复位同步释放

亚稳态现象的解决方式——异步复位同步释放

原创 2021-01-15 14:55:36 · 1256 阅读 · 0 评论
移位寄存器——用Verilog实现串入串出、串并和并串转换并进行Modelsim仿真

用Verilog实现串并转换首先我们先要了并串和串并转换的原理并串转换：先将八位数据暂存于一个八位寄存器器中，然后左移输出到一位输出端口，这里可以通过一个“移位”来实现，相当于实现了移位寄存器的功能。串并转换：新输入的位值成为原来数据的最低位，将原来数据的最高位舍去，这里可以通过一个简单的“连接符”来实现。我们这里采用两种方式来进行串并转换一：lsb优先 Least Significant Bit，最低比特，最低位优先二：msb优先 Most Significant Bit，最高比特，

原创 2021-01-13 20:32:02 · 20437 阅读 · 4 评论

FPGA笔试题目总结

作者: Fighting_FPGA

单bit脉冲信号跨时钟域处理——展宽信号 + 握手协议

FPGA岗的面经总结

数字IC笔面试（一）——联发科提前批笔试题记录

FIFO(二) —— 手写同步和异步FIFO

FPGA中亚稳态、异步信号处理、建立和保持时间违例及题目合集

FPGA面试题目笔记（五）—— 代码覆盖率、BCD码、带宽

FPGA设计中提高工作频率及降低功耗题目合集

FIFO最小深度计算的题目合集

FPGA面试题目笔记（四）—— 序列检测器、跨时钟域中的格雷码、乒乓操作、降低静动态损耗、定点化无损误差、恢复时间和移除时间

FPGA面试题目笔记（三）——跨时钟域中握手信号同步的实现、任意分频、进制转换、RAM存储器等、原码反码和补码

FPGA面试题目笔记（二）——同步异步D触发器、静动态时序分析、分频设计、Retiming

FPGA面试题目笔记（一）——FPGA开发流程、亚稳态和竞争冒险、建立保持时间、异步FIFO深度等

FPGA中浮点数的定点化处理技术及高斯模板定点化处理方法

verilog基础运算——拼接运算、全加器、阻塞与非阻塞、D触发器、移位寄存器、8-3编码器、3-8解码器等

FPGA基础学习总结（二）——内部数据传输模型以及静态时序分析

FPGA基础学习总结（一）——数字系统和FPGA（基本结构、组合时序逻辑、Verilog、避免锁存器生成、可综合与不可综合、流水线结构、查找表、降低FPGA功耗）

FPGA基础学习总结（三）—— 异步复位同步释放

移位寄存器——用Verilog实现串入串出、串并和并串转换并进行Modelsim仿真