文章讨论了集成电路设计的不同阶段，包括对holdview的处理，OCV（OverheadCompensationVoltage）和优化模式如何影响时序，绕线设置的重要性，以及在特定阶段如postCTS中对DLYcell的使用调整以优化holdtime。同时强调了时序和物理检查在验证设计完整性和性能中的关键作用。
一、增加hold view
因为cts之前的阶段不优化hold，此时的hold timing就是根据理想化的时钟网络来计算的，即launch clock path和capture clock path的latency为0来计算的。在这种情况下，hold timing只要data path有点delay，就天生可以满足timing，所以这个阶段我们一般不看hold，hold的view设置成什么都是无所谓的，因为不会分析。
二、 OCV和optMode
对于opt优化时序力度来说，place阶段是最强的，越往后越弱
三、绕线设置
四、timing path 设置和优化力度
这里和place阶段不同的是，因为要修hold time,将DLY cell的DontUse 属性拿掉
五、optDesin -postCTS
六、report 和 check
1.时序
2.物理检查
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