xilinx 高速收发器Serdes深入研究

最新推荐文章于 2025-03-06 17:10:46 发布
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分类专栏： FPGA 文章标签： fpga serdes 高速收发器
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版权

一、为什么要用Serdes

传统的源同步传输，时钟和数据分离。在速率比较低时（<1000M）,没有问题。
这里写图片描述
在速率越来越高时，这样会有问题
这里写图片描述
由于传输线的时延不一致和抖动存在，接收端不能正确的采样数据，对不准眼图中点。
然后就想到了从数据里面恢复出时钟去采样数据，即CDR
这里写图片描述
这样就不存在延迟不一致的情况，有轻微的抖动也不会

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FPGA - GTX收发器-K码 以及 IBERT IP核使用
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comma
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1、时钟纠正原理 时钟纠正比较简单，下面一个图就能说清楚。 首先为什么要使用时钟纠正，是因为CDR恢复的用户时钟user_clk和硬核时钟XCLK虽然频率一样，但是会有略微的不同，正是这样导致内部的FIFO有可能读空和写满，这样就会导致传输错误。与其传输出错误，不如我们就发送一个特定的序列让它去“出错”。在FIFO快满的时丢弃这个序列，在FIFO快读空时加入这个序列。由于收发双方约定好了这个序列是什么，这样可以避免出错。 2、设置buff大小 即设置最小延迟和最大延迟，buff中的内容在小于或大于这两个值时
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