硬件经典layout 布局经验总结

备注：本文本是自己买来的，共享，学习，努力

layout 布局经验总结

布局前的准备 :

1 查看捕捉点设置是否正确 .08 工艺为 0.1,06 工艺为 0.05,05 工艺为 0.025.

2 Cell 名称不能以数字开头 . 否则无法做 DRACULA 检查 .

3 布局前考虑好出 PIN 的方向和位置

4 布局前分析电路，完成同一功能的 MOS 管画在一起

5 对两层金属走向预先订好。一个图中栅的走向尽量一致，不要有横有竖。

6 对 pin 分类 ,vdd,vddx 注意不要混淆 , 不同电位 ( 衬底接不同电压 ) 的 n 井分开 . 混合信号

的电路尤其注意这点 .

7 在正确的路径下 ( 一般是进到 ~/opus) 打开 icfb.

8 更改 cell 时查看路径 , 一定要在正确的 library 下更改 , 以防 copy 过来的 cell 是在其他的

library 下 , 被改错 .

9 将不同电位的 N 井找出来 .

布局时注意 :

10 更改原理图后一定记得 check and save

11 完成每个 cell 后要归原点

12 DEVICE 的 个数 是否和原理图一至 ( 有并联的管子时注意 ) ；各 DEVICE 的尺寸是

否和原理图一至。一般在拿到原理图之后，会对布局有大概的规划，先画 DEVICE ， (DIVECE

之间不必用最小间距 , 根据经验考虑连线空间留出空隙 ) 再连线。画 DEVICE 后从

EXTRACTED 中看参数检验对错。对每个 device 器件的各端从什么方向 , 什么位置与其他物

体连线 必须 先有考虑 ( 与经验及 floorplan 的水平有关 ).

13 如果一个 cell 调用其它 cell ，被调用的 cell 的 vssx,vddx,vssb,vddb 如果没有和外层

cell 连起来，要打上 PIN, 否则通不过 diva 检查 . 尽量在布局低层 cell 时就连起来。

14 尽量用最上层金属接出 PIN 。

15 接出去的线拉到 cell 边缘 , 布局时记得留出走线空间 .

16 金属连线不宜过长；

17 电容一般最后画，在空档处拼凑。

18 小尺寸的 mos 管孔可以少打一点 .

19 LABEL 标识元件时不要用 y0 层， mapfile 不认。

20 管子的沟道上尽量不要走线 ;M2 的影响比 M1 小 .

21 电容上下级板的电压注意要均匀分布；电容的长宽不宜相差过大。可以多个电阻并

联 .

22 多晶硅栅不能两端都打孔连接金属。

23 栅上的孔最好打在栅的中间位置 .

24 U 形的 mos 管用整片方形的栅覆盖 diff 层 , 不要用 layer generation 的方法生成 U 形栅 .

25 一般打孔最少打两个

26 Contact 面积允许的情况下 , 能打越多越好 , 尤其是 input/output 部分 , 因为电流较大 . 但

如果 contact 阻值远大于 diffusion 则不适用 . 传导线越宽越好 , 因为可以减少电阻值 , 但也增加

了电容值 .

27 薄氧化层是否有对应的植入层

28 金属连接孔可以嵌在 diffusion 的孔中间 . 29 两段金属连接处重叠的地方注意金属线最小宽度

30 连线接头处一定要重叠，画的时候将该区域放大可避免此错误。

31 摆放各个小 CELL 时注意不要挤得太近，没有留出走线空间。最后线只能从 DEVICE

上跨过去。

32 Text2,y0 层只是用来做检查或标志用 , 不用于光刻制造 .

33 芯片内部的电源线 / 地线和 ESD 上的电源线 / 地线分开接 ; 数模信号的电源线 / 地线分

开。

34 Pad 的 pass 窗口的尺寸画成整数 90um.

35 连接 Esd 电路的线不能断，如果改变走向不要换金属层

36 Esd 电路中无 VDDX,VSSX, 是 VDDB,VSSB.

37 PAD 和 ESD 最好使用 M1 连接，宽度不小于 20um; 使用 M2 连接时 ,pad 上不用打 VIA

孔 , 在 ESD 电路上打。

38 PAD 与芯片内部 cell 的连线要从 ESD 电路上接过去。

39 Esd 电路的 SOURCE 放两边， DRAIN 放中间。

40 ESD 的 D 端的孔到 poly 的间距为 4,S 端到 poly 的间距为 ^+0.2. 防止大电流从 D 端进

来时影响 poly.

41 ESD 的 pmos 管与其他 ESD 或 POWER 的 nmos 管至少相距 70um 以上。

42 大尺寸的 pmos/nmos 与其他 nmos/pmos( 非 powermos 和 ESD) 的间距不够 70um 时 ,

但最好不要小于 50um, 中间加 NWELL, 打上 NTAP.

43 NWELL 和 PTAP 的隔离效果有什么不同 ?NWELL 较深 , 效果较好 .

44 只有 esd 电路中的管子才可以用 2*2um 的孔 . 怎么判断 ESD 电路？上拉 P 管的 D/G

均接 VDD,S 接 PAD; 下拉 N 管的 G/S 接 VSS,D 接 PAD.P/N 管起二极管的作用 .

45 摆放 ESD 时 nmos 摆在最外缘 ,pmos 在内 .

46 关于匹配电路，放大电路不需要和下面的电流源匹配。什么是匹配？使需要匹配的

管子所处的光刻环境一样。 匹配分为横向，纵向，和中心匹配。

1221 为纵向匹配， 12 为中心匹配（把上方 1 转到下方 1 时，上方 2 也达到下方 2 位置）

21

中心匹配最佳。

47 尺寸非常小的匹配管子对匹配画法要求不严格 .4 个以上的匹配管子 , 局部和整体都

匹配的匹配方式最佳 .

48 在匹配电路的 mos 管左右画上 dummy, 用 poly,poly 的尺寸与管子尺寸一样 ,dummy

与相邻的第一个 poly gate 的间距等于 poly gate 之间的间距 .

49 电阻的匹配，例如 1 ， 2 两电阻需要匹配，仍是 1221 等方法。电阻 dummy 两头接

地 vssx 。

50 Via 不要打在电阻体 , 电容 (poly) 边缘上面 .

51 05 工艺中 resistor 层只是做检查用

52 电阻连线处孔越多 , 各个 VIA 孔的电阻是并联关系 , 孔形成的电阻变小 .

53 电阻的 dummy 是保证处于边缘的电阻与其他电阻蚀刻环境一样 .

54 电容的匹配，值，接线，位置的匹配。

55 电阻连接 fuse 的 pad 的连线要稍宽 , 因为通过的电流较大 .fuse 的容丝用最上层金属 .

56 关于 powermos

① powermos 一般接 pin ，要用足够宽的金属线接，

② 几种缩小面积的画法。

③ 栅的间距？无要求。栅的长度不能超过 100um 57 Power mos 要考虑瞬时大电流通过的情况 , 保证电流到达各处的路径的电阻相差不

大 .( 适应所有存在大电流通过的情况 ).

58 金属层 dummy 要和金属走向一致，即如果 M2 横走， M2 的 dummy 也是横走向

59 低层 cell 的 pin,label 等要整齐 ,and 不要删掉以备后用 .

60 匹配电路的栅如果横走，之间连接用的金属线会是竖走，用金属一层，和规定的金

属走向一致。

61 不同宽度金属连接的影响？整个 layout 面积较大时影响可忽略 .

62 输出端节电容要小 . 多个管子并联 , 有一端是输出时注意做到这点 .

63 做 DRACULA 检查时 , 如果先运行 drc,drc 检查没有完毕时做了 lvs 检查 , 那么 drc 检

查的每一步会比 lvs 检查的每一步快 ; 反之 ,lvs 会比 drc 快 .

64 最终 DRACULA 通过之后在 layout 图中空隙处加上 ptap, 先用 thin-oxid 将空隙处填

满 , 再打上孔 , 金属宽度不要超过 10, 即一行最多 8 个孔 (06 工艺 )

65 为防止信号串扰 , 在两电路间加上 PTAP, 此 PTAP 单独连接 VSS PAD.

66 金属上走过的电压很大时 , 为避免尖角放电 , 拐角处用斜角 , 不能走 90 度度的直角 .

67 如果 w=20, 可画成两个 w=10mos 管并联

68 并联的管子共用端为 S 端 , 或 D 端 ; 串联的管子共用端为 s/d 端 .

出错检查 :

69 DEVICE 的各端是否都有连线；连线是否正确；

70 完成布局检查时要查看每个接线的地方是否都有连线，特别注意 VSSX ， VDDX

71 查线时用 SHOTS 将线高亮显示，便于找出可以合并或是缩短距离的金属线。

72 多个电阻（大于两根）打上 DUMMY 。保证每根电阻在光刻时所处的环境一样，最

外面的电阻的 NPIM 层要超出 EPOLY2 0.55 um ，即两根电阻间距的一半。

73 无关的 MOS 管的 THIN 要断开，不要连在一起

74 并联的管子注意漏源合并，不要连错线。一个管子的源端也是另一个管子的源端

75 做 DRAC 检查时最上层的 pin 的名称用 text2 标识。 Text2 的名称要和该 pin 的名称

一样 .

76 大 CELL 不要做 DIVA 检查 , 用 DRACULE.

77 Text2 层要打在最顶层 cell 里 . 如果打在 pad 上 , 于最顶层调用此 PAD,Dracula 无法认

出此 pin.

78 消除电阻 dummy 的 lvs 报错，把 nimp 和 RPdummy 层移出最边缘的电阻，不要覆

盖 dummy

79 06 工艺中 M1 最小宽度 0.8, 如果用 0.8 的 M1 拐线 , 虽然 diva 的 drc 不报错 , 但

DRACULE 的 drc 会在拐角处报错 . 要在拐角处加宽金属线 .

80 最后 DRACULA 的 lvs 通过 , 但是 drc 没有过 , 每次改正 drc 错误前可把 layout 图存成

layout1, 再改正 . 以免改错影响 lvs 不通过 , 旧版图也被保存下来了 .

81 Cell 中间的连线尽量在低层 cell 中连完 , 不要放在高层 cell 中连 , 特别不要在最高层

cell 中连 , 因为最高层 cell 的布局经常会改动 , 走线容易因为 cell 的移动变得混乱 .

82 DRACULA 的 drc 无法检查出 pad 必须满足 pad 到与 pad 无关的物体间距为 10 这一

规则 .

83 做 DRACULA 检查时开两个窗口 , 一个用于 lvs, 一个用于 drc. 可同时进行 , 节省时间 .

容易犯的错误

84 电阻忘记加 dummy

85 使用 NS 功能后没有复原 ( 选取 AS), 之后又进行整图移动操作 , 结果被 NS 的元件没有

移动 , 图形被破坏 . 86 使用 strech 功能时错选 . 每次操作时注意看图左下角提示 .

87 Op 电路中输入放大端的管子的衬底不接 vddb/vddx.

88 是否按下 capslock 键后没有还原就操作

节省面积的途径

89 电源线下面可以画有器件 . 节省面积 .

90 电阻上面可以走线，画电阻的区域可以充分利用。

91 电阻的长度画越长越省面积。

92 走线时金属线宽走最小可以节省面积 . 并不需要走孔的宽度 .

93 做新版本的 layout 图时，旧图保存，不要改动或删除。减小面积时如果低层 CELL

的线有与外层 CELL 相连，可以从更改连线入手，减小走线面积。

94 版图中面积被 device ， device 的间隔和走线空间分割。减小面积一般从走线空间入

手，更改 FLOORPLAN 。