u010879745的博客

xilinx vivado 综合时内存溢出，需要修改makefile并行线程数

/bin/sh: 1: Syntax error: "(" unexpected

vitis 重开机后项目打不开 Cannot determine URI for

HLS问题 ERROR: ‘2207010155‘ is an invalid argument. Please specify an integer value.

gstreamer软件不全？xilinx-k26-starterkit-2021_2:~/yolov3$ python3 yolov3video.pyvideo_path = “/home/petalinux/video/city10.mp4”cv2.namedWindow(“show”, cv2.WINDOW_AUTOSIZE)#cv2.resizeWindow(“show”, 480, 206)camera = cv2.VideoCapture(video_path)while True:

编译kv260时出现：经查证：WARNING: [Vivado 12-8222] Failed run(s) : ‘kv260_ispMipiRx_vcu_DP_v_frmbuf_wr_0_0_synth_1’semi-planar data.[Vivado 12-8300] Launch HLS failed!Vitis 2020.2On Linux run:export LD_LIBRARY_PATH=$PWD/Vivado/2020.2/tps/lnx64/python-3.8.3/

本人在Xilinx开发者社区上发表了下面的文章，由于没有直接的转换工具和转换时间，请大家移步观看开发者来稿 | Kria KV260 超长干货之开箱指南https://mp.weixin.qq.com/s/PVZvqUKQaovKkLtq6M7L1g

本人在Xilinx开发者社区上发表了下面的文章，由于没有直接的转换工具和转换时间，请大家移步观看**《Xilinx新技术VVAS GStreamer概念学习和实例入手》https://mp.weixin.qq.com/s/IZykq9ASy9if-sOU3LHmBg**

命令行打包 BOOT.BINug1283-bootgen-user-guide文档见下面的网页https://download.csdn.net/download/u010879745/713954051、需要4个文件：u-boot.elf、zynq_fsbl.elf、bootgen.bif、system.bit。u-boot.elf ：就是uboot编译生成的bootgen.bif ：可以自己手写。zynq_fsbl.elf ：Vivado创建PS以后，在SDK中创建File-New-Appl

量化的两个文件input_fn.py# from resnet_v1_50_preprocessing import *# def eval_input(iter, eval_image_dir, eval_image_list, class_num, eval_batch_size): # images = [] # labels = [] # line = open(eval_image_list).readlines() # for index in range(0, eval

verilog中两种传递例化文件中参数的方法：当一个模块引用另外一个模块时，高层模块可以改变低层模块用parameter定义的参数值，改变低层模块的参数值可采用以下两种方式：1) defparam 重定义参数语法：defparam path_name = value ;低层模块的参数可以通过层次路径名重新定义，如下例：module top ( …)input…;output…;defparam U1 . Para1 = 10 ; //例化模块中的参数, 模块M1参数 para1 的缺省值为

& 放在命令后面表示设置此进程为后台进程默认情况下，进程是前台进程，这时此进程（命令执行相当于本质是开启一个进程）就把Shell给占据了，我们无法进行其他操作，对于那些没有交互的进程，很多时候，我们希望将其在后台启动，可以在启动参数的时候加一个’&'实现这个目的。petalinux-create -t apps --template install -n myapp-init --enable...

第一步，创建项目petalinux-create --type project --template zynq --name petalinux_Dmapetalinux-config --get-hw-description=.第二步 指定SD和CMA，检查DMA打开SD选项。petalinux-config -c kernel选择Image Packaging Configuration —>Root filesystem type(SD card) —>SD card修改设备

Ramdisk什么是ramdisk？ramdisk是一个基于内存的文件系统，特点是访问不需要驱动。ramdisk在Linux内核中的作用是什么？中介作用，即内核通过执行ramdisk的init文件来设置真正的根文件系统，并执行根文件系统的init文件在Linux内核中使用ramdisk，可以减少内核的代码量。解释：如果没有ramdisk，要启动存储系统的init进程，内核要能直接运行存储系统的init文件。因为Linux系统访问存储设备，需要有驱动才能进行，所以要将存储系统的驱动代码放进内核。

Vivado% add_files [glob ./*.v]

write_bd_tcl G:/Vitisproj/0322.tclVivado% pwdcd G:/Xilinx2018.3/laser322create_project project1 myDesignsproject1set_property part xc7z015clg485-1 [current_project]Vivado% add_files [glob ./*.v]Vivado% create_bd_design design_1Wrote : <G:\Xilin

DMA基本原理在此不介绍，请百度。https://xilinx.github.io/embeddedsw.github.io/axidma/doc/html/api/index.htmlBD组成Within the ring, the driver maintains four groups of BDs. Each group consists of 0 or more adjacent BDs:Free: The BDs that can be allocated by the applicat

输入端口：从模块内部来讲，输入端口必须为线网数据类型，从模块外部来看，输入端口可以连接到线网或者reg数据类型的变量。输出端口：从模块内部来讲，输出端口可以是线网或者reg数据类型，从模块外部来看，输出必须连接到线网类型的变量，而不能连接到reg类型的变量。(125条消息) [初学Verilog笔记]模块输入输出_qq_34670678的博客-CSDN博客 https://blog.csdn.net/qq_34670678/article/details/106432116我的错误是某一个英...

源文件出处G:\Xilinx2018.3\0206\zynq_726\laser_DMA_double\laser1\laser0.srcs\sources_1\bd\system\ipshared\2395\src

尝试方法：0。Re-Customizing Existing IP, 再定制，不允许 ，1。只读文件，外面强行改，编译不认，2。大量博客改set_property IS_MANAGED，因是定制IP，又属于BD，也不让改，3。清cache, 同样没用，config_ip_cache -clear_output_repo，4。查到所谓的AR# 57546: Vivado IP Flows - How to modify/edit IP core source files in Vivado? https:/

XDC的基本语法《ug903 Vivado Design Suite User Guide Using Constraints》XDC的基本语法可以分为时钟约束、I/O约束以及时序例外约束三大类。时钟约束时钟约束必须最早创建，对7系列FPGA来说，端口进来的主时钟以及GT的输出RXCLK/TXCLK都必须由用户使用create_clock自主创建。FPGA PL时钟用户可在GUI界面创建。而衍生时钟则分为以下两类：create_generated_clock [-name arg] [-sou

网上尽管有各种介绍fifo的文章，但大部分没有一个完整的例程来练习，这里给出能够完整演示的fifo例程和仿真分析。工程文件虽然部分基于xilinx的官方例程，但官方例程没有testbench，这部分是自己编写的，并对不同的配置进行了分析，完整的工程文件见如果没有分数下载，认真看本篇，也能做出来。第一部分参考以下文章，表示感谢！调试成功的简单异步FIFO–verilog实现+testbench-布布扣-bubuko.com http://www.bubuko.com/infodetail-272059

ultra96开发板实现语义分割enet模型这是今年2020第四届全国大学生FPGA竞赛入选决赛的作品， 因现在忙于准备决赛，没时间整理插图，CSDN又不能直接上传DOC文档，请大家见谅！目 录一、硬件和软件环境 21.1 主开发板Ultra96v2 21.2 独立硬件系统连接图 31.3 安装脚本cityscapesscripts 41.4 生成金标TrainIdLabelImgs文件 4二、改变训练浮点模型 52.1 计算机侧项目目录 52.2 训练模型层改动 62.3 训练模型训

find -print0表示在find的每一个结果之后加一个NULL字符，而不是默认加一个换行符。然后xargs -0表示xargs用NULL来作为分隔符。https://www.cnblogs.com/liuyihua1992/p/9689314.htmljohn@john-wang:~/Vitis-AI_1.2/YOLOv3$ sudo apt-get install dos2unixsudo apt-get install libopencv-devjohn@john-wang:~/Viti.

root@pynq:/home/xilinx/DPU-PYNQ/upgrade/pynq# route add default gw 192.168.1.1root@pynq:/home/xilinx/DPU-PYNQ/upgrade/pynq# route -n

通过命令du -h –max-depth=1 *，可以查看当前目录下各文件、文件夹的大小，这个比较实用。如果只想查看指定目录的总大小，可以使用du -sh 目录名称。sudo tar -zcvf /mnt/hgfs/download/downloads.tar.gz ./downloadstar -zxvf /home/images.tar.gz -C /specific dir......

有人说，自动生成工程时，有可能将所有axi-lite连接到了zynq_us的m_axi_hpm0_lpd上，好像默认lpd不能用，需要开启时钟、电源？还是什么使能信号才可以用，所以会导致sdk中的例子不能直接访问pl上的外设，并导致cpu挂死。可以将lpd改为fpd，这样应该就没问题了。是否是这个原因，未确认，还有可能是“ID转换”无法(2条消息)2. ZCU102 HDMI Demo【P...

由于不能直接上传word文档，本文档中大量的图片我没有时间上传，待有空时再补图片，请谅解！DPU-PYNQ Ultra96v2安装使用说明目 录预备知识 3Execution Model 3Host Program Build Process 5FPGA Binary Build Process 5第一部分 安装例程 6六步安装 6SD扩容 6网络连通 7通信诊断 9切换镜像源 12运行jupyter 14输入文件和库文件（pynq-dpu/dpu_resnet50_0.elf，

目 录一、开发板接口 1二、镜像文件 2三、DNNDK解压缩文件 3四、安装与授权 4五、ssh和resolv.conf配置 55.1 ssh配置 55.2 ping地址测试 65.3增加域名服务器 75.4 ping域名测试 7六、有线配置方法 76.1 Interfaces配置 76.2 使用MobaXterm工具 96.3 使用命令行 10七、四种无线配置方法 107.1 初始配置wifi 107.1.1 Interfaces地址文件 107.1.2 配置wap_su

FPGA内部可编程逻辑资源的结构,CLB资源介绍-电子发烧友网 http://www.elecfans.com/d/800331.htmlCLBSLICELSLICEM一个CLB里面含有一个SLICEM和SLICEL或者含有两个SLICEL。Slice就是通过LUTS以及Carry Logic和Multiplexers之间的互连来形成组合逻辑，再通过Storage elemen...

john@john-wang:~/Vitis-AI/docker$ sudo add-apt-repository "deb [arch=amd64] https://download.docker.com/linux/ubuntu bionic stable"[sudo] password for john:Hit:1 http://mirrors.tuna.tsinghua.edu.cn/ubuntu bionic InReleaseHit:2 http://mirrors.tuna.tsingh

Build Machine Learning Models for DPUThis folder helps users recompile their own DPU models so they can be deployedon the board. The recompilation is needed if users want to retargeta different DPU configuration.We provide a compile.sh script that help

DPU on PYNQThis repository holds the PYNQ DPU overlay. Specifically, the Vitis AI DPUis included in the accompanying bitstreams with example training and inferencenotebooks ready to run on PYNQ enabled platforms.Steps are also included to rebuild the d

使用Vivado和PetaLinux 2019.2的Ultra96 v1 ResNet-50例程Vivado步骤Reference Design MatrixThe Hardware design is simplified by a Tcl script which generates the Block Diagram, the wrapper, and the constraints...

john@john-virtual-machine:~/ultra96v2_1-master/rootfs/sbin$ ll init.sysvinit /media/john/rootfs/sbin/init.*

petalinux-boot –qemu仿真建立文件夹prebuildpetalinux-package --prebuilt --fpga 将下面的文件拷入：pmu_rom_qemu_sha3.elf开始仿真petalinux-boot --qemu --prebuilt 3仿真通过目标板并不通过也可以单独仿真petalinux-boot --qemu --u-boot...

Reset、clock、locked和dcm_locked之间的坑如果连locked, 并用再生的reset，petalinux-boot --qemu --prebuilt 3仿真可以通过, 但目标板boot会死掉，判断可能是因为时钟IP需要复位初始化工作，但reset又需要稳定的时钟，所以该循环会陷入死锁无解，时钟IP无法初始化进入工作状态。如下图错误设计：参考设计一：原DPU TR...

我的这篇原创已发表在赛灵思公司官方网站https://mp.weixin.qq.com/s/KYz17drGhH2Ubl2WSgAkyg为节约整理上传的时间，我在这里就不重复花时间整理了，请大家移步阅读，不便之处，敬请原谅！...

Xilinx的平台技术是个新事物，其说明书要么是坑，要么指迷了路，PG338《Zynq DPU v3.2 DPU》虽然尽述DPU的使用方法，但对DPU如何引入却不提，下面带你入局先下载IP核https://github.com/Xilinx/Vitis-AI/tree/master/DPU-TRD/dpu_ip/dpu_eu_v3_2_0拷入你的计算机成功引入DPU核...

这个项目是通过小车上安放Ultra96和摄像头，在行进过程中摄像头所摄入的目标和道路边缘进行识别，并通过WIFI完成与远端主机的通信与控制。Ultra96板通过USB摄像头采集图像信号，利用Ultra96强大的DNNDK IP神经网络处理能力进行目标识别。利用DNNDK 的 SSD神经网络硬件加速方案和先进的剪枝技术，在计算机上进行模型的选择、训练和验证。然后运用DNNDK IP将深度模型的浮点...