含BD的vivado版本的升级和降级经常失败,重画则需要大量的时间,这时用tcl方法输出和输入则起到事半功倍的效果,直接入题:
在原2019。2版本vivado BD项目中输入:
write_bd_tcl G:/Vitisproj/0322.tcl
打开vivado 2019.2 tcl control:
查看当前文件夹
Vivado% pwd
运行下面的tcl命令:
cd G:/Xilinx2018.3/laser322
create_project project1 myDesigns
set_property part xc7z015clg485-1 [current_project]
Vivado% add_files [glob ./*.v]
Vivado% create_bd_design design_1
source G:/Xilinx2018.3/laser322/0322.tcl
则会自动绘出美妙图形:
请记住,到此时只是看到了成功的希望,并不代表成功,还有许多工作要做,一旦没处理好,就掉到坑里,出不来…
加
加限制文件
Vivado% add_files -fileset constrs_1 [glob *.xdc]
G:\Xilinx2018.3\laser322\myDesigns\project1.srcs\ constrs_1
设置目标限制文件
set_property target_constrs_file G:/Xilinx2018.3/laser323/myDesigns/project1.srcs/constrs_1/imports/laser322/mine.xdc [current_fileset -constrset]
设顶层文件
add_files -norecurse G:/Xilinx2018.3/laser323/myDesigns/project1.srcs/sources_1/bd/system/hdl/system_wrapper.v
更新编译顺序
update_compile_order -fileset sources_1
设目标限制文件前后
如果顶层文件设错,则会出现:
生成并设置正确的顶层文件
如果不设定元件,执行:
create_bd_cell -type ip -vlnv xilinx.com:ip:processing_system7:5.5 processing_system7_0
则会出现如下错误:
ERROR: [BD 5-216] VLNV xilinx.com:ip:processing_system7:5.5 is not supported for the current part.
Vivado% set_property IP_REPO_PATHS G:/Xilinx2018.3/Vivado/2018.3/data/ [current_fileset]