牛客verilog VL28 输入序列不连续的序列检测

流汗红豆的电次

已于 2023-06-18 23:42:16 修改

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文章标签： fpga开发

于 2023-06-18 23:35:01 首次发布

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`timescale 1ns/1ns
module sequence_detect(
	input clk,
	input rst_n,
	input data,
	input data_valid,
	output reg match
	);
reg [4:0] cs, ns;
parameter IDLE = 5'b00001;
parameter   s1 = 5'b00010;
parameter   s2 = 5'b00100;
parameter   s3 = 5'b01000;
parameter   s4 = 5'b10000;
always@(posedge clk or negedge rst_n)begin
	if(rst_n == 0)begin
		cs <= IDLE;
	end
	else begin
		cs <= ns;
	end
end
always@(*)begin
	case(cs)
		IDLE: if(!data_valid) ns = cs; else ns = data==0 ? s1 : IDLE;
		s1: if(!data_valid) ns = cs; else ns = data==1 ? s2 : s1;
		s2: if(!data_valid) ns = cs; else ns = data==1 ? s3 : s1;
		s3: if(!data_valid) ns = cs; else ns = data==0 ? s4 : IDLE;
		s4: if(!data_valid) ns = IDLE; else ns = data==0 ? s1 : IDLE;
		default: ns = IDLE;
	endcase
end
always@(*)begin
	if(cs == s4)
		match <= 1;
	else
		match <= 0;
end
/*always@(posedge clk or negedge rst_n)begin
	if(rst_n == 0)
		match <= 0;
	else if(ns == s4)
		match <= 1;
	else
		match <= 0;
end
*/
endmodule

经过实验，借用(75条消息) 牛客刷题＜28＞输入序列不连续的序列检测_三个刺客的博客-CSDN博客的解法四代码，发现状态机的状态转换组合逻辑，在此题中不能用非阻塞赋值，很奇怪，也许是我理解还不够深入