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vivado学习
文章平均质量分 80
icysmile131
这个作者很懒,什么都没留下…
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FPGA中按键程序设计示例
本文中使用Zynq 7000系列中的xc7z035ffg676-2器件的100MHz PL侧的外部差分时钟来检测外部按键是否按下,当按键被按下时,对应的灯会被点亮。当松开按键时,对应的灯会熄灭。原创 2024-04-20 10:49:53 · 392 阅读 · 4 评论 -
FPGA开发工具都有哪些
System Generator是Xilinx公司进行数字信号处理开发的一种设计工具,它通过将Xilinx开发的一些模块嵌入到Simulink的库中,可以在Simulink中进行定点仿真,可以设置定点信号的类型,这样就可以比较定点仿真与浮点仿真的区别。它采用直接优化的编译技术、Tcl/Tk技术、和单一内核仿真技术,编译仿真速度快,编译的代码与平台无关,便于保护IP核,个性化的图形界面和用户接口,为用户加快调错提供强有力的手段,是FPGA/ASIC设计的首选仿真软件。功能仿真、时序仿真等等都有,很全。转载 2024-04-17 14:13:04 · 85 阅读 · 0 评论 -
Zynq7000系列中的休眠模式
休眠模式是在系统层面定义的,它包括将APU置于待机模式,并将多个控制器保持在无时钟的复位状态。原创 2024-04-17 08:11:22 · 656 阅读 · 3 评论 -
Zynq7000系列中的功耗管理
功耗优化可以从选择合适的Zynq 7000 SoC设备开始。原创 2024-04-17 08:10:36 · 738 阅读 · 2 评论 -
Zynq 7000系列中APU的功耗管理
功耗管理是APU设计中非常关键的一环。由于APU通常需要在高负载下运行,处理复杂的计算任务,因此它的功耗可能会相对较高。原创 2024-04-16 08:01:51 · 702 阅读 · 2 评论 -
Zynq 7000系列中应用处理器单元(APU)的复位功能
APU支持多种复位模式,使用户能够独立地复位块(block)的不同部分原创 2024-04-16 07:59:55 · 617 阅读 · 2 评论 -
Zynq7000中的应用处理单元(APU)介绍
Zynq 7000 系列基于 AMD 的 SoC 架构。这些产品将功能丰富的双核或单核处理系统(PS)和 AMD 可编程逻辑(PL)集成在单个设备中,这些处理器是 Arm Cortex-A9 处理器,配备 NEON 协处理器,以多处理器(MP)配置连接,共享 512 KB 的 L2 缓存。每个处理器都是一个高性能、低功耗的核心,实现了用于指令和数据的两个独立的 32 KB L1 缓存。原创 2024-04-15 08:16:23 · 675 阅读 · 1 评论 -
在Vivado Design Suite中使用增量实现
当使用read_checkpoint -incremental 命令加载参考design checkpoint(设计检查点)时,将进入incremental implementation(增量实现)模式。原创 2024-04-15 08:15:18 · 1608 阅读 · 1 评论 -
在Vivado Design Suite中运行增量布局布线
增量布局和布线(Incremental Place and Route)的核心理念是,当项目的某些部分发生变化时,只对这些变化的部分及其相关的依赖项进行重新布局和布线,而不是对整个项目进行全面的重新处理。这种增量式的处理方法可以显著提高开发效率,减少不必要的编译和集成时间。原创 2024-04-14 07:28:05 · 916 阅读 · 1 评论 -
Vivado Design Suite中的增量实现和增量模式
Vivado Incremental(增量)是Xilinx FPGA设计工具中的一种功能,它允许对设计的一部分进行修改和重新编译,而不需要对整个设计进行重新编译。这种增量式的方法可以显著减少编译时间,特别是在进行小的修改或迭代开发时。原创 2024-04-14 07:27:12 · 996 阅读 · 1 评论 -
Vivado Design Suite中的Routing消息与Intermediate Route结果
在Vivado Design Suite中,优化后的Routing Messaging和Intermediate Route Results保存在工程文件中的runs\impl_1中的runme.log文件。原创 2024-04-13 07:34:40 · 834 阅读 · 0 评论 -
Vivado Design Suite中route_design命令脚本示例
本文详细介绍了四个route_design命令的示例脚本,这些脚本需要添加到工程的约束文件.xdc中,结果保存在工程文件中的runs\impl_1中的runme.log文件。原创 2024-04-13 07:32:33 · 1178 阅读 · 0 评论 -
Vivado Design Suite中route_design命令详解
在电子设计自动化(EDA)软件中,布线(Routing)是设计流程中的一个关键步骤,它涉及将逻辑或电路元件(如晶体管、门电路等)之间的物理连接确定下来。这些连接通常通过金属线或导线在集成电路的芯片上实现。在Vivado等EDA工具中,route_design 命令用于启动布线过程。该命令会考虑多种因素,包括元件的位置、时序要求、电源和地线分布等,以找到满足所有设计规则和性能要求的最佳布线方案。route_design 命令通常可以接收多个选项和参数,用于调整布线的策略和行为。原创 2024-04-12 08:47:32 · 1056 阅读 · 1 评论 -
Vivado Design Suite中的Routing优化
Vivado路由器在已布局的设计上进行布线(Routing),并对已布线的设计进行优化,以解决保持时间违规问题。原创 2024-04-12 08:37:33 · 833 阅读 · 0 评论 -
使用Vivado Design Suite进行物理优化(二)
phys_opt_design 命令是用于对设计进行物理优化。这个命令可以在布局后的后置模式(post-place mode)中运行,也就是在放置所有组件之后;还可以在完全布线后的后置模式(post-route mode)中运行,即在设计完全布线之后。原创 2024-04-11 08:20:21 · 1141 阅读 · 0 评论 -
使用Vivado Design Suite进行物理优化(一)
物理优化是对设计的negative-slack路径进行时序驱动的优化。原创 2024-04-11 08:07:12 · 902 阅读 · 0 评论 -
在Vivado Design Suite中使用place_design 命令进行布局优化
place_design 命令在设计中运行布局操作。与其他实现命令一样,place_design 具有可重入性。对于部分布局的设计,Vivado布局器使用现有的布局作为起点,而不是从头开始。原创 2024-04-10 08:14:17 · 1237 阅读 · 0 评论 -
在Vivado Design Suite中使用Placement优化
Vivado Design Suite 的放置器将网表中的单元放置在目标 Xilinx 设备上的特定位置。与其他 implementation命令一样,Vivado 放置器从内存中的设计开始工作,并对其进行更新。原创 2024-04-10 08:03:46 · 780 阅读 · 0 评论 -
使用Vivado Design Suite进行功率优化
功率优化是一个可选步骤,它通过使用时钟门控来优化动态功率。它既可以在Project模式下使用,也可以在Non-Project模式下使用,并且可以在逻辑优化之后或布局之后运行,以减少设计中的功率需求。功率优化包括Xilinx的智能时钟门控解决方案,这些解决方案可以在不改变功能的前提下,减少设计中的动态功率。原创 2024-04-09 07:43:21 · 1274 阅读 · 0 评论 -
在Vivado Design Suite中使用opt_design进行逻辑优化
opt_design命令在Vivado Design Suite 中用于执行逻辑优化。原创 2024-04-09 07:42:12 · 839 阅读 · 0 评论 -
使用Vivado Design Suite进行仅属性优化
在Vivado Design Suite中,使用仅属性优化需要明确指定哪些属性应该触发优化过程,如果未找到任何触发优化的属性,opt_design将不会执行任何优化操作,并保持设计的当前状态不变。这可以帮助用户更加精确地控制优化过程,只针对特定的设计属性进行优化。这提供了一种更加灵活和定制化的优化方法,可以根据项目的具体需求和约束来调整优化策略,可以确保只有需要优化的部分得到处理。原创 2024-04-08 09:37:19 · 704 阅读 · 0 评论 -
使用Vivado Design Suite进行Control Sets优化
在FPGA设计中,控制集(Control Sets)是对一个寄存器的所有控制信号(如复位、置位、使能、时钟信号等)的集合。控制集在优化FPGA设计的性能和资源利用率方面起着关键作用。原创 2024-04-08 07:21:43 · 1087 阅读 · 0 评论 -
vivado中移位寄存器的优化(一)
在Vivado等FPGA开发工具中,SRL(Shift Register Lookup基于查找表的移位寄存器)是一种特殊的硬件资源,用于实现高效的查找表操作。SRL的优化包括多种转换。原创 2024-04-07 09:59:39 · 947 阅读 · 0 评论 -
使用Vivado Design Suite进行BUFG 优化
在 Xilinx FPGA 设计中,BUFG 是一个不带使能功能的全局时钟缓冲器,它是与专用全局时钟输入管脚相连接的首级全局缓冲。原创 2024-04-06 08:22:11 · 1750 阅读 · 0 评论 -
在project模式下使用Implementation Runs窗口
启动单个implementation run会为implementation启动一个单独的过程。原创 2024-04-05 16:22:07 · 1177 阅读 · 0 评论 -
在project模式下自定义Implementation Strategies
run strategy是解决设计中synthesis 或 implementation 挑战的预定义方法。• 策略是在Vivado implementation特性中为预配置选项集定义的。• 策略是针对特定工具和版本的。• Vivado Design Suite的每个主要版本都包含特定于版本的策略。Vivado实现包括几个常用的策略,这些策略都经过了内部基准测试的验证。提示:不能保存对预定义implementation strategies的更改。原创 2024-04-04 15:41:49 · 736 阅读 · 0 评论 -
在project模式下使用Design Runs窗口
“Design Runs”窗口会显示项目中创建的所有综合和实现运行。它包含用于配置、管理和启动运行的命令。原创 2024-04-03 10:29:26 · 918 阅读 · 0 评论 -
AXI Memory Mapped to PCI Express学习笔记(二)——PCIe中断
详细介绍pcie IP核的各种中断,Local中断,MSI中断和Legacy中断原创 2024-03-22 09:18:20 · 1382 阅读 · 0 评论 -
AXI Memory Mapped To PCI Express IP 核设计实例
本文详细描述了AXI Memory Mapped To PCI Express(2.9) IP核的应用实例原创 2024-03-20 13:54:24 · 618 阅读 · 1 评论 -
Command failed:can’t read “wr_clk_period”:no such variable
[Common 17-1548] Command failed:can’t read “wr_clk_period”:no such variable[xsdbm_cc_late_late.xdc:12][Common 17-55] ‘get_property’ expects at least one object.[xsdbm_cc_late_late.xdc:12]只有使用ila或system ila选择native时才可能会出现这种错误。出现原因:是因为Ila中检测的某些信号,时钟频率可能高于原创 2021-08-04 10:26:27 · 10536 阅读 · 4 评论 -
vivado下封装IP核
在使用vivado时,经常要用到自己封装IP核的情况,具体的操作过程如下:一、将自己设计的文件调试成功;二、选择Tool下的Create and Package New IP;三、选择next;四、如果是在要生成IP核的工程目录下,选择Package your current project;如果不是,选择Package a specified directory;如果要生成一个带AXI4总线的IP核,选择Create a new AXI4 peripheral;然后点击Next;五、选择新生转载 2021-07-16 16:45:07 · 6951 阅读 · 0 评论 -
Axi memory mapped to PCI Express、uart和gpio IP核在vivado中的应用
Axi memory mapped to PCI Express IP核核uart核在vivado中的应用我的项目中要应用的是,PCIE连接8的uart,用的FPGA是XC7K325TFFG900。先了解了一下几个PCIE IP核,网上这样说(链接: link):7 Series Integrated Block for PCI Express,把PCIe的TLP包转换成AXI Stream信号,然后对TLP包进行解析,从而实现PCIe的通信接口;常用的应用解决方案可以采用移植Riffa,结合Riff原创 2021-07-02 15:37:34 · 2573 阅读 · 1 评论 -
vivado学习——在线调试
在线调试有多种方式,这里介绍一种快速入门的方式,添加lia核。ChipScopePro集成逻辑分析(ILA)IP核是一个可定制的逻辑分析核,用于监视设计中的内部信号。通过在RTL设计中嵌入ILA核,可以抓取信号的实时波形,帮助我们定位问题。点击PROJECT MANAGER中的IP Catalog,在IP Catalog的Search中输入ila,双击Debug &Verfication——Debug——ILA(Integrated Logic Analyzer),在Gen.原创 2021-02-18 15:43:59 · 9224 阅读 · 1 评论 -
vivado学习——创建文件
打开上篇文章中创建的工程,点击Source中的“+”,点击Next,点击Create File,在File type中选择Verilog,File name中填写文件名称,点击OK,点击Fininsh,I/O Port的配置随后再进行,此时点击OK,点击Yes,文件FreDivDou已经创建完成了,双击该文件,可以看到新创建的FreDivDou.v文件了。...原创 2021-02-18 15:31:19 · 2674 阅读 · 0 评论 -
vivado学习——创建工程
本例中,所用开发板的FPGA为XC7K325TFFG900-2,使用语言为Verilog,使用的vivado版本为vivado 2019.2,输入时钟50MHz。打开vivado 2019.2,创建工程——打开vivado点击Quick Start中的Create Project,Create a New Vivado Project点击Next,Project Name在Project name中填写工程名称,在Project location中填写工程目录,.原创 2021-02-18 15:29:02 · 643 阅读 · 1 评论