＜RTL设计的艺术＞ verilog实现单链表遍历

最新推荐文章于 2023-04-29 15:25:26 发布
最新推荐文章于 2023-04-29 15:25:26 发布
阅读量2.5k 收藏 23
点赞数 7
分类专栏： RTL设计的艺术 文章标签： 芯片 链表 数据结构 fpga
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/u013613650/article/details/117572649
版权

目录

一、问题背景

二、问题深入

三、C model代码

四、初始思路分析

五、方案存在的问题

六、问题解决方式

七、总结

一、问题背景

假设存在这样的单链表，链表每个节点为16bit，其中bit14为1标明该节点是否为根节点，如果是根节点则bit 13-0用于存储根节点对应数据；如果bit14为0则标明该节点是中间节点，bit 13-0则存储该节点指向的下一节点位置。

二、问题深入

在此题设下如果一个单链表存储在sram中，需要完成这个单链表的遍历，即找出链表中每条单链的根节点，获取根节点中存储的数据，赋给每一个中间节点，例如单链表连接如下：

需要经过遍历后所有中间节点都存储根节点信息：

最低0.47元/天 解锁文章
积小流哥
关注
  • 7
    点赞
  • 踩
  • 23
    收藏
    觉得还不错? 一键收藏
  • 打赏
    打赏
  • 2
    评论
专栏目录
707. 设计链表
k5722166的博客
05-27 349
单链表设计，似乎设计为双向链表时间复杂度更低 // class ListNode{ // public: // int val; // ListNode *next; // ListNode(int x):val(x),next(NULL){} // }; class MyLinkedList { public: ListNode *head=NULL; ...
链表的写法一
12-20
基础学一习
双向链表(结构体+指针)
肘子的博客
08-02 5872
首先当然得了解单向链表了 传送门 首先，表中的各个元素称作“结点”。双向链表的结点时结构体，有数据本体，指向前一元素的指针prev以及指向后一元素的指针next组成。这些结构体通过指针构成一个链表，就形成了双向链表。 struct node{ int key; node *prev,*next;//注意不是node *prev,next }; 另外，在表头设置一个特殊...
【SystemVerilog 之数据类型】~ 数据类型、Logic 类型、数组（定宽数组、动态数组、队列、关联数组、链表）
qq_40549426的博客
06-08 9587
四值变量：（0、1、x、z）四种状态四值逻辑类型：integer、reg、logic、reg、net-type（如 wire、tri）；SV 并不太常用变量类型
SystemVerilog学习笔记2 ---《多维数组的遍历》
llxxyy507的博客
01-25 2636
一维数组遍历 数组遍历一遍使用foreach或者使用for循环 foreach int array[3] = '{9, 5, 8}; foreach(array[i]) $display("array[%0d] = %d", i, array[i]); foreach循环相当于从数组的宽度的左端点，向数组宽度的右端点循环。 ...
SystemVerilog学习笔记(五)
weixin_45774715的博客
12-30 1085
SystemVerilog学习笔记
模块设计-Verilog RTL-vending machine
03-21
概述：一种自动售货机vending machine的Verilog设计代码，可实现自动售货机的若干种基本操作，例如：用户启动、用户停止、接受投币、给出货物、取消找零等。 主体框架：售货机投币值规定为0.5元或者1元，货物定价为...
用Verilog HDL进行可综合RTL设计概述
01-19
1 前言 　由于Verilog HDL硬件描述语言语法灵活、易懂，非常接近c语言的风格，所以逐渐成为集成电路...随着设计阶段的不断深人，设计工程师需要将行为级建模转换为RTL级建模，从而使得目标系统更接近于具体实现。为了
FPGA设计RTL实现的FFT变换verilog源代码及文档说明.rar
05-11
FPGA设计RTL实现的FFT变换verilog源代码及文档说明 module fft_ctrl ( rst, clk, frame_in_dav, frame_in_enb, frame_in_sop, frame_out_dav, frame_out_enb, frame_out_sop, frame_out_eop, ram_up_wen,...
OPB总线仲裁器的RTL设计与FPGA实现
01-19
在QuartusII8.0平台上,分别用固定优先级算法和LRU算法,用硬件描述语言(verilog HDL)对OPB总线仲裁器进行了RTL硬件建模。并用FPGA进行实现,并比较了仿真结果和综合结果,两种算法都通过了RTL和网表之间的形式验证。 ...
dnn-rtl:DNN的Verilog RTL实现
05-10
USC DNN系统的RTL和FPGA实现-Sourya，Yinan，Chiye，Mahdi testbench-主文件是tb_mnist.v。 其他文件用于婴儿网络或子模块。 src-所有源代码Verilog文件。 等级制度： DNN.v - whole network layer_block.v - ...
SystemVerilog数据类型
GGbao_的博客
04-29 706
由于struct只是一个数据的集合,所以它是可综合的。struct创建新类型创建一个 pixel类型} pizel;上述声明只是创建了一个pixel变量。要想在端口和程序中共享它,则必须创建一个新的类型,如例pixel结构) pixel_s;对结构初始化可以在声明或者过程赋值语句中把多个值赋给一个结构体,就像数组那样。赋值时要把数值放到带单引号的大括号中。使用typedef创建联合（可以容纳不同数据类型）real f;} num_u;num_u un;un.f=0.0;
【SystemVerilog】数据类型（4）队列、枚举
数字IC/FPGA杂货铺，找一找，或许有你想要的~
01-08 2589
SV数据类型：队列、枚举、字符串
基于FPGA的哈希表设计
cyf123456k的博客
03-27 1162
1.前言 散列表（Hash table，也叫哈希表),根据根关键键值来直接访问的数据结构。也就是说，将键码通过某种方式映射到表中一个位置来访问记录。这种映射方式便称为散列函数（哈希函数)，而存放记录的结构也称为散列表。也就是说给定表，存在一个函数使得，输入的每一个关键码都可以得到一个可以存放在表中的地址。 2.基本知识 2.1 哈希函数 通常根据不同的场景，需要采用不同的哈希函数，通常考虑的因素有以下几个方面： 1）哈希函数计算的时间 2）关键字的大小 3）哈希表的大小 4）关键字的分布情况 2.1.1 直
面试手撕代码（6）
weixin_44369928的博客
09-12 470
文章目录如何判断一个字符串是数字 如何判断一个字符串是数字 public class Main11 { public static void main(String[] args) { String s1 = "-12418413212"; System.out.println(isInteger(s1)); } //只能判断正整数 public static boolean isNumeric(String str) { fo
Verilog循环语句
jk_101的博客
03-31 8251
while循环的每次迭代之前都会判断指定条件是否满足，如果为真，就执行条件内的循环代码块；注意注意，for循环在正式FPGA设计中部分情况下可综合，其余几个循环语句均不可综合，主要用于testbench。本文主要介绍verilog常用的循环语句，循环语句的用途，主要是可以多次执行相同的代码或逻辑。创建一个从 0 到 3 的integer型变量，然后在循环的每次迭代中打印这个变量的值。verilog 中的forever循环会创建一个连续执行的代码块，并无限循环。repeat循环执行指定次数的循环代码块。
System Verilog与功能验证（二）
小灰灰的FPGA的博客
03-03 2984
1、System Verilog数据类型 System Verilog新增的数据类型： （1）两态（I/O）数据类型； （2）枚举类型； （3）用户自定义类型； （4）静态数组； （5）压缩数组； （6）动态数组； （7）关联数组； （8）队列； （9）字符串； （10）结构体； （11）联合体； （12）常量。 1.1、数据类型 verilog中常用的数据类型：变量reg和网线wire，均为四态数据类型（0、1、X、Z）。变量的存储都是静态的，仿真过程中不能使用堆栈来保持参数和当前值；网线wire用来连接
＜RTL设计的艺术＞ CSA(进位保留加法器)的应用实例讲解
u013613650的博客
09-28 5268
目录 1、问题背景 2、存在问题的电路 3、利用CSA改进的电路 4、总结 1、问题背景 在某次电路设计时我需要实现这样的功能： assign out = (en ==0) ? c +d : a+ b +d； 因为上述的操作数a/b/c/d都是64bit位宽数据，电路设计时存在串行的两个64bit加法器，最终导致时序无法满足需求（1GHz时钟），经过分析后利用CSA解决了这个问题。 CSA（carry sa...
#include <cmsis_os.h>和#include <RTL.h>
最新发布
05-24
这两个头文件都是针对嵌入式系统的实时操作系统（RTOS）的头文件。其中，`<cmsis_os.h>`是针对ARM Cortex-M处理器的CMSIS RTOS API头文件，而`<RTL.h>`是Keil RTX RTOS的头文件。 这些头文件提供了许多函数和宏定义，用于在嵌入式系统中实现多任务处理、线程同步、内存管理等功能。例如，`<cmsis_os.h>`中定义了`osThreadCreate()`、`osMutexCreate()`、`osSemaphoreWait()`等函数，可以用来创建线程、互斥锁、信号量等；而`<RTL.h>`中则定义了`os_tsk_create()`、`os_mut_init()`、`os_sem_wait()`等函数。 需要注意的是，这些头文件需要配合相应的RTOS使用，不能直接在裸机系统中使用。另外，不同的RTOS可能会有不同的API和头文件，需要根据具体情况进行选择和使用。

“相关推荐”对你有帮助么？

  • 非常没帮助
  • 没帮助
  • 一般
  • 有帮助
  • 非常有帮助
提交
评论 2
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包

打赏作者

积小流哥

你的鼓励将是我创作的最大动力

¥1 ¥2 ¥4 ¥6 ¥10 ¥20
扫码支付：¥1
获取中
扫码支付

您的余额不足，请更换扫码支付或充值

打赏作者

实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值