＜RTL coding的艺术＞ non-constant expression引出的思考

最新推荐文章于 2023-05-28 10:40:15 发布
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分类专栏： RTL coding的艺术 文章标签： systemverilog verilog 芯片
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本文链接：https://blog.csdn.net/u013613650/article/details/118528333
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本文探讨了在RTL编码中遇到的非恒定表达式问题，VCS编译器对可能引起不确定性的问题进行报错。通过分析错误，作者列举了两种以往的正确用法，并分享了解决此问题的方法——使用localparam确保编译器理解变量的固定范围，从而避免综合问题。
摘要由CSDN通过智能技术生成

目录

一、问题背景

二、以往类似的正确用法1

三、以往类似的正确用法2

四、总结

一、问题背景

今天VCS编译下面这段代码时报错了：

报错如下：

上述代码中实际上参数d是一个固定值8，但是编译工具不认。经过分析，编译工具将取值范围有可能出现隐患时将会报错。

例如上面定义int d=8，但是d的值可以由其余电路算出来实时变化，导致无法综合，因此VCS保险起见不允许上述用法。

我平时用的比较多的取值范围是变量的场景，大概还有另外两种

二、以往类似的正确用法1

以循环变量来取值，每次循环电路只取1bit，因此不存在变范围取值：

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积小流哥
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