ISE与Modelsim做时序仿真（不必约束管脚）

ISE虽然是入门级软件，没再更新了，但在小工程下我还是很乐意用的，速度快啊~
这篇是关于用ISE做时序仿真（也称门仿真，综合后仿真…）的相应步骤，希望能帮到你噢~~

明确：时序仿真所需要的文件：
1、综合布局布线生成的网络表文件；
2、TSET_BENCH文件
3、元器件库
4、综合布局布线生成的具有延时信息的SDF文件。

第一部分：ISE上获得网络表和SDF文件~

ISE上建立工程写RTL级代码、激励文件等操作，我就不写了~直接上精华！

首先，右击Synthesize-XST，选择Process-Properties,将-iobuf后面的√去掉（原因未知哈哈）。确定后再双击Synthesize-XST进行逻辑综合（将RTL级转化为与、或、非等网表格式）

第二步（最重要的！）

右击Implement-Design，选择Process-Properties ==> map Properties ,将√去掉（这样做就可以不用约束管脚<