基于xilinx fpga RFSOC系列的Ultrascale+ RF Data Converter ip详解说明

最新推荐文章于 2024-06-25 10:48:10 发布
最新推荐文章于 2024-06-25 10:48:10 发布
阅读量1k 收藏 29
点赞数 7
分类专栏： FPGA 文章标签： fpga开发 RFSOC ADC/DAC PG269 DS889
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/u014586651/article/details/139165692
版权

目录

1 概述

本文用于讲解Xilinx IP 的ZYNQ Ultrascale+ RF Data Converter ip的功能，以及使用说明，方便使用者快速上手。
参考手册：
《PG269》
《ds889》
注意：
使用本IP的前提条件：vivado的版本要高于2020.2；

2 IP功能

本IP主要是实现RFSOC器件的ADC与DAC功能；其AD/DA路数如下：
在这里插入图片描述

2.1 ADC性能

在这里插入图片描述

2.2 DAC性能

在这里插入图片描述

3 IP端口

在这里插入图片描述

图 1 IP 端口截图
ip的端口如上图所示（一收一发模式），说明如下表所示：
表 1 端口说明表
序号 端口名 功能说明 备注

  1.  s_axi	IP配置端口	

  2.  s00_axis	dac数据输入端口	

  3.  adc0_clk	adc输入参考时钟	

  4.  dac0_clk	dac输入参考时钟	

  5.  vin0_01	adc输入引脚	

  6.  sysref_in	sysref输入时钟	

  7.  s_axi_aclk	s_axi端口数据对应的时钟	

  8.  s_axi_aresetn	s_axi端口数据对应的复位信号	

  9.  m0_axis_aresetn	m0_axis端口数据对应的复位信号	

  10. m0_axis_aclk	m0_axis端口数据对应的时钟	

  11. s0_axis_aresetn	s0_axis端口数据对应的复位信号	

  12. s0_axis_aclk	s0_axis端口数据对应的时钟	

  13. m00_axis	Adc输出的数据端口	

  14. clk_adc0	ADC经过PLL后的时钟	

  15. clk_dac0	DAC经过pll后的时钟	

  16. irq	中断

4 代码框架

4.1 ADC功能框图

在这里插入图片描述

通过上图可以看出本ADC的数据流中还有Gain/Phase,I/Q Mixer ，Decimation的控制；

4.2 DAC功能框图

在这里插入图片描述

通过上图可以看出本DAC的数据流中还有Interpolation, I/Q Mixer ,Gain/Phase,Filter的控制；

5 收发数据时序

5.1 ADC数据格式

在这里插入图片描述
在这里插入图片描述

以如上模式为例，可以看出，ADC输出的数据是一个aclk输出8个采样点并行输出。数据对应关系为：8*16bit=128bit;由图上看是低16bit为第一个数，高16bit为最后一个数据；

5.2 DAC数据格式

在这里插入图片描述
在这里插入图片描述

以如上模式为例，可以看出，DAC输的输入数据是一个aclk输出16个采样点并行输入。数据对应关系为：8*16bit=128bit;由图上看是低16bit为第一个数，高16bit为最后一个数据；

6 时钟配置

6.1 ADC/DAC参考时钟

在这里插入图片描述

如上图所示，当选择PLL模式时，ADC/DAC的参考时钟会根据采样率自己计算，假如不使用PLL模式，则ADC/DAC的参考时钟与采样率相等。
6.2 Sysref参考时钟
在这里插入图片描述

在这里插入图片描述

以上是手册上关于sysref的计算，这里简单解释一下，重点主要有：
1） sysref的频率与DAC/ADC的采样率有16倍关系；
2） GCD代表公约数；
3） 最终的sysref的频率要小于10MHZ；

7 数据格式配置模式

7.1 ADC的配置模式

ADC的配置模式主要有：

7.1.1 Real -> real;

在这里插入图片描述

7.1.2 Real ->IQ;

在这里插入图片描述

在这里插入图片描述
在这里插入图片描述

7.1.3 IQ -> IQ;

在这里插入图片描述
在这里插入图片描述

7.2 DAC的配置模式

DAC的配置模式主要如下。
DC的配置模式主要有：

7.2.1 Real -> real;

在这里插入图片描述
在这里插入图片描述

7.2.2 IQ -> Real;

在这里插入图片描述
在这里插入图片描述

7.2.3 IQ -> IQ;

在这里插入图片描述
在这里插入图片描述

8 其他

此外RFSOC还可以设置DDC/DUC，滤波器，NCO等功能，感兴趣的请参阅手册，这里就不作详细介绍了。

风中月隐
关注
  • 7
    点赞
  • 踩
  • 29
    收藏
    觉得还不错? 一键收藏
  • 打赏
    打赏
  • 1
    评论
专栏目录
XILINX RFSoC全面解析（五）—— Zynq UItrascale+ RF Data Converter IP核详解
lightninghenry的博客
12-02 6690
这期我们来看看RFSoC独有的IP核——Zynq UItrascale+ RF Data Converter如何使用。 我使用的VIVADO版本是2018.3，这个是最低版本，要开发RFSoC,VIVADO版本必须不低于2018.3。 另外电脑配置也需要很高，64位，8核@3.4GHz CPU，16GB内存，固态硬盘基本就是低配，跑起来很勉强。建议有条件的朋友使用工作站或者服务器。 首先在VIVADO中新建一个工程，因为我使用的是xilinx官方的开发板，所以可以直接设定选board就行。 在I
pg269-rf-data-converter.pdf
03-18
rfsoc ip核手册
RFSoC高性能自适应射频开发平台
最新发布
zhull_FPGA的博客
06-25 443
平台搭载有16nm工艺的Zynq® UltraScale+™RFSoC系列主器件。该器件集成数千兆采样RF数据转换器和ARM® Cortex®-A53处理子系统和UltraScale+可编程逻辑，是业界唯一单芯片自适应射频平台。板卡是全球首款标准MATX版型的RFSOC平台，平台板载有丰富计算资源的同时还具备有非常丰富的外设接口：QSFP28、U.2 NVMe、以太网、USB3.0等。该平台是无线电、雷达等高端射频应用场景下的理想开发/部署平台。应用场景：该平台是无线电、雷达等高端射频应用场景下的理想。
Zynq UltraScale+ RFSoC
04-04
Zynq® UltraScale+™ RFSoC 在 SoC 架构中集成数千兆采样 RF 数据转换器和软判决前向纠错 (SD-FEC)。 配有 ARM® Cortex®-A53 处理子系统和 UltraScale + 可编程逻辑，该系列是业界唯一单芯片自适应射频平台。 Zynq UltraScale+ RFSoC 系列可为模拟、数字和嵌入式设计提供适当的平台，从而可简化信号链上的校准和同步。
Zynq Ultrascale+ RF Data Coverter IP配置 - ADC
weixin_43896874的博客
07-07 864
Zynq Ultrascale+ RF Data Coverter IP配置中的有关概念-ADC ADC xczu28dr-ffvg1517-2共有8个ADC,分布在4个Tile上，图为tile225，另外三个tile为226、227、228 4个tile各自拥有一个独立的PLL。2个12bit/DAC,2个mixer，Tile中的mixer是用于I/Q混频使用的。 差分输入，带输入缓冲器和阻抗匹配。需要注意GEN1/GEN2与后续发布的GEN3以及DFE的输入共模电压是不一样的。在使用时要注意。 差分
Zynq Ultrascale+ RF Data Coverter IP配置 -PLL
weixin_43896874的博客
07-07 1539
系统时钟配置界面如图，只有在对应的Tile ADC/DAC使能的情况下才允许对Tile的时钟进行配置。 系统中的PLL框图。 需要注意的是输入端的100R ODT应该是基于mos结构实现的。因此在模块没有使能的时候是没有片上匹配的。如果此时有时钟输入的话可能会引起强烈的反射。PG269-page163中指出应该在使能片上的PLL之后再添加时钟，但是在RF_ANAlyzer的教程中又需求先配置板子的时钟再进行位流的下载，这样看来这两个文档是矛盾的。实际上两种方式我都操作过，也都能正常的工作。AXI4总线在模
RF Data Converter IP 个人使用总结---System Clocking设置为10G时，Datapath Mode的设置
weixin_45143788的博客
06-14 700
主要对RF Data Converter IP的部分功能使用进行介绍，介绍内容为System Clocking设置为10G时，Datapath Mode的设置和选择以及NCO中心频率的选择。
XILINX RFSOC 开发记录（二）RF Data Converter IP详解
jingjiankai5228的博客
05-14 4370
RF Data Converter IP调用 上篇文章提过，RFSOC的开发主要就是调用一个ip，也即RF Data Converter IP，该IP可以通过VIVADO的GUI直接进行调用 对应的手册为：PG269 RF Data Converter IP解析
Zynq Ultrascale+ RF Data Coverter IP学习1-RF_DAC
weixin_43896874的博客
07-07 1394
xczu28dr-ffvg1517-2共有8个DAC,分布在两个Tile上，图为tile228，另一个tile为229 两个tile各自拥有一个独立的PLL。四个14bit/DAC,四个mixer，Tile中的mixer是用于I/Q混频使用的。 输出为查分的，支持AC/DC耦合，DC耦合输出前摇提前建立共模电压和阻抗匹配。 DAC输出的能力与DAC_AVTT有关，2.5V-20mA 3V-32mA混频器的基本原理来自这个公式。积化和差 cos(a)*cos(b) = 1/2[cos(a+b)-cos(a-
RFSoC应用笔记 - RF数据转换器 -01- 概述和IP接口介绍
Vuko_Coding Zone
08-11 7905
写在前面 本文对射频数据转换器进行了简要描述说明，参考了xilinx的PG269的手册第一二三章，用于快速了解RFSoC射频数据转换器的相关特性，接口，以便于后续使用RFSoC射频数据转换器进行开发设计。 简介 RFSoC射频数据转换器IP核提供了一个可配置的封装器，允许RF- DAC和RE-ADC块用于IP集成器设计。 特点 多达16个14位RF - DAC 第1代/第2代:4个12位二倍频RF-ADC，或4个12位四倍频RF-ADC 第3代:2或4个14位二倍频RF-ADC，和/或2或4个14位四倍频
xilinx推出容量FPGA— Virtex UltraScale+器件
01-20
适应和智能计算的企业赛灵思公司（Xilinx， Inc.，（NASDAQ:XLNX））今天宣布推出容量的 FPGA – Virtex UltraScale+ VU19P，从而进一步扩展了旗下 16 纳米 （nm） Virtex? UltraScale+? 产品系列。VU19P拥有 350 亿...
Xilinx Zynq UltraScale+ MPSoC ZCU106-硬件开发文档类资源--完整版.zip
09-14
Xilinx Zynq UltraScale+ MPSoC ZCU102开发板的最新PCB、原理图、BOM单、约束文件（XDC）以及板卡硬件设计指导书等，对于硬件设计有很大的参考价值。本博客文章”Zynq Ultrascale+ MPSOC硬件开发之与Zynq7000芯片...
XILINX UltraScale and UltraScale+ FPGAs Packaging and Pino ug575
10-28
《Xilinx UltraScale and UltraScale+ FPGA封装与引脚配置详解》 Xilinx UltraScale和UltraScale+ FPGA系列是先进的可编程逻辑器件，其在封装和引脚布局方面具有显著的特点和优势。本文将深入探讨这些特性，为设计...
Software Defined Radio with Zynq Ultrascale+ RFSoC
06-08
这本书介绍了Zynq Ultrascale+ RFSoC，这是一种将真正的单芯片软件定义无线电（SDR）带入市场的技术。RFSoC设备是首批将多个射频信号链与Arm应用和实时多核处理器以及可编程逻辑集成于一体的自适应SoC（系统级芯片）...
RFSOC PCIE标准板卡
RFSOC的博客
06-09 493
它是Xilinx公司之前的基于FPGA体系结构的多处理器系统级芯片(UltraScale MPSoC)的升级版本，多处理器系统级芯片有4个64位ARM Cortex A53应用处理器，还有2个双核ARM Cortex-R5实时处理器。为了使其成为射频系统级芯片，Xilinx公司增加了8个4GS/s采样频率的12位或14位的模数转换器，每个模数转换器都配有可编程数字化下变频器。数模转换器在第二奈奎斯特区，以6.554GS/s采样率生成高达4GHz的载波输出频率，包括可编程插补和抽取，并支持双频工作。
RFSoC应用笔记 - RF数据转换器 -02- IP配置指南
Vuko_Coding Zone
08-12 4549
写在前面 承接前文，本文是射频数据转换器IP使用介绍的第二篇，参考PG269的第五章，完成对射频数据转换器（RF Data Converter）IP配置界面的相关参数进行详细的说明，以便于后续开发设计进行查阅。 IP基础配置 Presets （预配置） Vivado IDE IP核心配置界面提供了一种保存和应用预设配置的方法。从预设菜单，几个固定配置是可用的。 4×4: ADC:R2C DAC:C2R : 4个RF-ADC和4个RF-DAC启用。RF-ADC采用real to I/Q模式配置。RF-DA
RF Data Converter IP 仿真演示示例
qq_43416206的博客
11-12 151
ADC 包含demo_tb_rfadc_data_source.sv，其中包含demo_tb_rfadc_tile_source.sv。我觉得这部分内容值得讲一讲，因为只要您能够充分理解测试激励文件，就可以将其作为有效的模板来用于将 RF Data Converter IP 构建到自己的仿真设置中。此测试激励文件可在仿真中提供激励生成和采集，用于 ADC 和 DAC 实践。时钟生成，用于设计中的所有时钟。在此步骤后，它会对 Tile 执行某些设置，然后开始在测试激励文件中开启源端和接收端。
ZynqUltraScale＋射频（RF）系统单芯片（SoC）
weixin_33768481的博客
04-01 1425
2019独角兽企业重金招聘Python工程师标准>>> ...
zynq ultrascal + rf data converter
09-13
Zynq Ultrascal是一种基于Xilinx Zynq UltraScale MPSoC架构的系统级芯片。它集成了ARM Cortex-A53多核处理器、可编程逻辑门阵列（FPGA）和其他外设，可以提供高性能和灵活性。RF Data Converter则是指用于将射频（RF）信号转换为数字信号的器件。 Zynq Ultrascal RF Data Converter是指在Zynq Ultrascal中集成的用于RF信号数字化的数据转换器。它可以将来自射频前端接口的模拟信号转换为数字信号，以便进一步处理和分析。 RF信号通常是模拟信号，其频率范围通常在几MHz到几GHz之间。在无线通信、雷达、医学成像等应用中，需要将RF信号转换为数字信号以进行数字信号处理，如滤波、调制解调、频域分析等。此时，RF Data Converter就起到了关键作用。 Zynq Ultrascal集成的RF Data Converter不仅具有高速度和高精度的特点，还支持多通道输入输出和高速采样率。它还可以与FPGA内的其他逻辑单元进行紧密集成，实现更复杂的信号处理和算法加速。 通过Zynq Ultrascal RF Data Converter，我们可以将RF信号有效地转换为数字信号，并利用Zynq Ultrascal的高性能处理能力进行后续分析和处理。这为无线通信、射频信号处理、雷达探测等领域的应用提供了更强大的支持和灵活性。
评论 1
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包

打赏作者

风中月隐

你的鼓励将是我创作的最大动力

¥1 ¥2 ¥4 ¥6 ¥10 ¥20
扫码支付：¥1
获取中
扫码支付

您的余额不足，请更换扫码支付或充值

打赏作者

实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值